NoC:下一代集成电路主流设计技术

从SoC的定义出发,依据“PC参考系准则”、“十年变革规律”、“半导体技术发展规律”等基本规律,提出并论证了“NoC是下一代集成电路主流设计技术”的观点,概括了NoC基础理论体系的主要研究领域;简要分析了集成电路NoC体系结构领域可能的关键技术。NoC技术从体系结构上彻底解决了SoC的总线结构所固有的三大问题:由于地址空间有限而引起的扩展性问题,由于分时通讯而引起的通讯效率问题,以及由于全局同步而引起的功耗和面积问题。

SoC设计的过程模型的研究

为了有效缓解SoC设计中设计周期和设计规模之间的矛盾,需要引入一种科学的思维方法。使用完整的工程学原则指导SoC的设计是问题解决的根本途径。文章充分借鉴成熟的软件工程研究思想,在对基于IP重用设计方法学研究基础上,对基于重用的SoC设计过程进行了建模,提出了一个新的工程过程模型———CPD模型,该模型的提出为SoC设计领域内各种无序的活动有序化做了尝试和努力。

一种多位计数器的设计方法

本文提出了一种设计多位计数器的方法,以及该方法的相关原理和算法。该方法先把多位计数器拆分成多个较小计数器,从而构造出多周期路径,然后通过施加多周期路径约束实现高性能的多位计数器,其本质是逻辑平衡思想的衍生。采用该法设计的多位计数器比采用传统方法设计的计数器,在频率、面积、功耗这三个性能指标上都有明显的改善。

深亚微米芯片设计中相位噪声的讨论

文章以相位噪声(Jitter)为核心讨论芯片设计领域深亚微米效应理论。文章在介绍相位噪声的定义、定量描述、来源以及前人的研究工作的基础上,提出建立相位噪声的软件仿真环境及给出相应判据的解决思路,以期指导高速发展的超大规模集成电路设计技术的提升。

高等院校科研成果转化为现实生产力研究

文章试图探讨高等院校科研成果的生产力转化的几个问题，包括美国硅谷的产学研体制的形成过程，我国高校体制改革中某些基本思想方法的讨论，以及高等院校的知识升级、中介机构、横纵交叉点上的科研活动、奖励制度的改革等具体设想。文章并提出人才是高科技领域生产力第一要素的观点。

一种基于比较器的新型片内上电复位电路的实现

随着芯片的集成度越来越高,在SOC集成电路设计中,如何实现上电复位电路的片内集成将成为保证系统芯片正常复位的关键问题。文章首先介绍了一种普遍使用的简单上电复位电路,在分析了其性能优点和缺点的基础上提出了一种新的基于比较器结构的上电复位电路。在分别对两个电路的功能和性能做出仿真后,给出数据,证明新型上电复位电路在性能及可靠性方面远远优于简单上电复位电路。两种电路均采用SMIC0.35umCMOS工艺进行设计和仿真,其中新型上电复位电路已经嵌入在一款通用的8位微控制器芯片中,并且流片成功。

面向能耗和延时的NoC映射方法

随着对NoC平台研究的逐步深入，如何将规模庞大的应用合理地映射到NoC半台上成为亟待解决的问题之一．本文基于二维网格结构NoC平台，建立了旨在优化系统通信能耗和执行时间的统一目标函数．提出了通过优化链路负载分布间接优化延时的方法，避免了NoC等待延时精确建模的难题．并且采用蚁群算法实现了面向能耗和延时的NoC映射．调整参数λ，可以选择单一目标或者联合目标优化．本文还对映射结果进行了执行时间模拟．实验结果显示：与随机映射相比，单一目标优化在通信能耗和执行时间上分别能节省（30％～47％）和（20％～39％），而联合目标优化则能在能量支配的映射方案中进一步挖掘时间维度的潜力．

使用排队论模型对FIFO深度的研究

长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。

可配置非幂方分频器的全新设计方法

本文采用基于计数空间完全划分和周期插入控制计数过程方法设计了非幂方分频器 ,采用这种全新思路设计的非幂方分频器分频范围很宽 ,分频输出对后续分频支持好 ,非常适用于通讯接口中的波特率时钟设计 .此外 ,这种设计思路对系统定时电路和节拍控制电路设计也有一定的借鉴意义 .

基于蚁群优化算法的NoC映射

功耗问题正逐渐成为NoC领域的研究热点,很多研究人员都在研究NoC功耗最小化的设计技术。文章采用一种有效的蚁群优化算法实现了NoC映射:在自动映射处理单元的同时,尽可能地减少了系统的通讯功耗。实验结果表明采用蚁群优化算法可以很快地收敛;针对不同的应用,可以减少25%70%的通讯功耗。

8位RISC微控制器IP软核的设计

文章以HGD08R01为例介绍了8位RISC微控制器IP软核的设计，讲述了采用Verilog HDL高层描述自上而下进行IP软核设计的方法及其仿真验证，并对HGD08R01的体系结构及其读/写时序进行了分析。

基于通讯的NoC设计

近年来,一种全新的集成电路体系结构——NetworkonChip(NoC)已经成为微电子学科研究的热点问题之一,其核心思想是将计算机网络技术移植到芯片设计中来,从体系结构上彻底解决片上通讯的瓶颈问题。文章提出了一种基于通讯的NoC设计方法,通过监控和协调NoC的网络通讯来获得更好的性能,并总结了实现该设计方法所必须研究的关键技术。

一种Virtex系列FPGA配置数据无损压缩算法

随着FPGA规模大幅度提高,配置数据的规模也迅速增加,从而导致FPGA重构时间的增加,并使得存储多个配置的存储器成为基于FPGA的嵌入式系统成本的最大因素.针对Virtex系列FPGA配置数据的结构特点,提出了一种基于LZW改进的配置数据压缩算法,并通过数字信号处理领域和数字通信领域的5个常用模块进行验证,取得了显著的压缩效果.

一种低电压、高增益电荷泵

电荷泵在低压电路中扮演着重要的角色。作为片上电荷泵,其面临的主要问题是:电压增益、电压纹波和面积效率。该文提出了一种新型的电荷泵电路,它采用辅助电荷泵、电平转移电路结构来产生不同摆幅的时钟,该时钟被用来驱动开关管的栅极,以有效控制开关管的电导,提高电压增益。由于采用PMOS管作为开关管,传输过程中避免了阈值电压损失。仿真结果显示,与以往文献中提到的电荷泵结构相比,该电荷泵具有更高的电压增益,开启时间短,纹波小,在低压应用环境优势更为突出。

多处理器NoC仿真平台

面向多媒体和无线通讯领域的多处理器片上系统(MPSoC)对通信带宽的要求与日俱增,于是片上网络(NoC)被提出来满足这种要求。在NoC设计初期,建立一个速度、精度满足要求,能支持设计空间探索的仿真平台显得尤为重要。采用SystemC建模和仿真环境,建立了一个完整的多处理器NoC仿真平台,包括处理器模型、通信结构模型、存储器模型和并行编程支持软件,并且提出了基于该平台的设计方法学和应用开发流程。在仿真平台支持下,面向各种应用的多处理器NoC设计空间探索和原型验证等研究变得不再困难。DCT、FFT和JPEG解码器三种算法被用来作为案例在该平台上实现,验证了以上提出的仿真平台及其设计方法学。

一款基于多处理器片上系统的动态自适应仲裁器

随着深亚微米工艺技术的发展,同一芯片上集成多个处理器得以实现.通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降.提出一款算法简单的动态自适应仲裁器.它可以自动调节各个处理器占据的总线带宽,避免饥饿现象.基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了68%的任务完成时间,缩短了78%的总线等待时间,并且能更好地控制各处理器的总线带宽.

纳米集成电路静态功耗机理及低功耗设计技术

对当前纳米级低功耗设计中静态功耗的产生机理以及各种降低漏电流功耗的电路设计理论及其特点做详细的论述,以期为相关研究、设计人员提供有益参考。

一种基于锁相环的真随机数发生器

对高质量随机数的要求与日俱增,导致了真随机数发生器受到广泛关注;系统芯片技术的出现和发展,提出了实现片上随机数发生器的需要;鉴于这两个现实状况,该文提出了一种基于锁相环噪声源的随机数发生器实现方法。实验结果表明该方法具有真随机性,易于实现和系统集成。

过采样技术CDR分析及应用

在串行数据通信领域中,过采样法CDR是一种便于单芯片集成、具有快速同步特点的低成本数字技术.文中经过理论分析给出了一个基于过采样技术的时钟数据恢复电路(CDR)设计.该设计采用4倍过采样技术并使用多数判决规则从输入数据位流中提取时钟和恢复数据.实验结果表明在至少1/4位宽抖动容差范围内,传输系统满足面向USB应用的差错率设计要求.

通用测试平台的讨论

文章着重从结构、管理、工具支持、测试人员的使用及平台的安全性等几个方面对如何建立可升级数化的通用测试平台提出一种解决方案,并努力使之具有普适性,以期指导更多的工程实践。