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一种基于标准CMOS工艺实现的锁相环电路
被引量:
3
1
作者
鲍进华
吕荫学
+3 位作者
李博
曾传滨
毕津顺
罗家俊
《电子设计工程》
2016年第2期90-92,95,共4页
基于3.3 V 0.35μm TSMC 2P4M CMOS工艺,设计并实现了一款高速锁相环电路。该电路的压控振荡器(VCO)采用环形结构,由电压-电流转换电路和差分延时环路组成,保证频率范围的同时也兼顾面积和相位噪声,版图面积只有0.03 mm^2。测试结果显示...
基于3.3 V 0.35μm TSMC 2P4M CMOS工艺,设计并实现了一款高速锁相环电路。该电路的压控振荡器(VCO)采用环形结构,由电压-电流转换电路和差分延时环路组成,保证频率范围的同时也兼顾面积和相位噪声,版图面积只有0.03 mm^2。测试结果显示,VCO输出频率范围为387.2~851.2 MHz。锁相环分频比为32,当输入信号为15 MHz时,VCO输出信号频率为480 MHz,其8分频输出信号在频偏1 MHz处的相位噪声为-118 d Bc/Hz,时间间隔误差(Time Interval Error,TIE)抖动的均方根值为25.27 ps。
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关键词
锁相环
压控振荡器
相位噪声
抖动
下载PDF
职称材料
锁相环敏感模块的单粒子效应与设计加固
2
作者
鲍进华
李博
+4 位作者
曾传滨
高林春
毕津顺
刘海南
罗家俊
《半导体技术》
CAS
CSCD
北大核心
2015年第7期547-553,共7页
应用于航天工程的锁相环(PLL)电路遭受太空高能粒子轰击时会发生单粒子效应(SEE),引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器(PFD)和分频器(DIV)模块的单粒子效应导致失锁的机理,运用改进的双互锁结构(DICE)的锁...
应用于航天工程的锁相环(PLL)电路遭受太空高能粒子轰击时会发生单粒子效应(SEE),引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器(PFD)和分频器(DIV)模块的单粒子效应导致失锁的机理,运用改进的双互锁结构(DICE)的锁存器和冗余触发器电路分别对其进行设计加固(RHBD),基于0.35μm CMOS工艺设计了加固的锁相环电路。仿真结果表明,加固PLL可以对输入20-40 MHz的信号完成锁定并稳定输出320-640 MHz的时钟信号。在250 f C能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80%。
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关键词
锁相环(PLL)
鉴频鉴相器(PFD)
分频器(DIV)
单粒子效应(SEE)
设计加固(RHBD)
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职称材料
题名
一种基于标准CMOS工艺实现的锁相环电路
被引量:
3
1
作者
鲍进华
吕荫学
李博
曾传滨
毕津顺
罗家俊
机构
中国科学院微电子研究所
中国科学院硅器件技术重点实验室
出处
《电子设计工程》
2016年第2期90-92,95,共4页
基金
国家自然科学基金项目(11179003
61176095)
文摘
基于3.3 V 0.35μm TSMC 2P4M CMOS工艺,设计并实现了一款高速锁相环电路。该电路的压控振荡器(VCO)采用环形结构,由电压-电流转换电路和差分延时环路组成,保证频率范围的同时也兼顾面积和相位噪声,版图面积只有0.03 mm^2。测试结果显示,VCO输出频率范围为387.2~851.2 MHz。锁相环分频比为32,当输入信号为15 MHz时,VCO输出信号频率为480 MHz,其8分频输出信号在频偏1 MHz处的相位噪声为-118 d Bc/Hz,时间间隔误差(Time Interval Error,TIE)抖动的均方根值为25.27 ps。
关键词
锁相环
压控振荡器
相位噪声
抖动
Keywords
PLL
VCO
phase noise
jitter
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
锁相环敏感模块的单粒子效应与设计加固
2
作者
鲍进华
李博
曾传滨
高林春
毕津顺
刘海南
罗家俊
机构
中国科学院微电子研究所
出处
《半导体技术》
CAS
CSCD
北大核心
2015年第7期547-553,共7页
基金
国家自然科学基金资助项目(11179003
61176095)
文摘
应用于航天工程的锁相环(PLL)电路遭受太空高能粒子轰击时会发生单粒子效应(SEE),引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器(PFD)和分频器(DIV)模块的单粒子效应导致失锁的机理,运用改进的双互锁结构(DICE)的锁存器和冗余触发器电路分别对其进行设计加固(RHBD),基于0.35μm CMOS工艺设计了加固的锁相环电路。仿真结果表明,加固PLL可以对输入20-40 MHz的信号完成锁定并稳定输出320-640 MHz的时钟信号。在250 f C能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80%。
关键词
锁相环(PLL)
鉴频鉴相器(PFD)
分频器(DIV)
单粒子效应(SEE)
设计加固(RHBD)
Keywords
phase-locked loop(PLL)
phase frequency detector(PFD)
divider(DIV)
single event effect(SEE)
rad-hard by design(RHBD)
分类号
TN432 [电子电信—微电子学与固体电子学]
TN402 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种基于标准CMOS工艺实现的锁相环电路
鲍进华
吕荫学
李博
曾传滨
毕津顺
罗家俊
《电子设计工程》
2016
3
下载PDF
职称材料
2
锁相环敏感模块的单粒子效应与设计加固
鲍进华
李博
曾传滨
高林春
毕津顺
刘海南
罗家俊
《半导体技术》
CAS
CSCD
北大核心
2015
0
下载PDF
职称材料
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