一种基于标准CMOS工艺实现的锁相环电路

基于3.3 V 0.35μm TSMC 2P4M CMOS工艺,设计并实现了一款高速锁相环电路。该电路的压控振荡器(VCO)采用环形结构,由电压-电流转换电路和差分延时环路组成,保证频率范围的同时也兼顾面积和相位噪声,版图面积只有0.03 mm^2。测试结果显示,VCO输出频率范围为387.2~851.2 MHz。锁相环分频比为32,当输入信号为15 MHz时,VCO输出信号频率为480 MHz,其8分频输出信号在频偏1 MHz处的相位噪声为-118 d Bc/Hz,时间间隔误差(Time Interval Error,TIE)抖动的均方根值为25.27 ps。

锁相环敏感模块的单粒子效应与设计加固

应用于航天工程的锁相环（PLL）电路遭受太空高能粒子轰击时会发生单粒子效应（SEE）,引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器（PFD）和分频器（DIV）模块的单粒子效应导致失锁的机理,运用改进的双互锁结构（DICE）的锁存器和冗余触发器电路分别对其进行设计加固（RHBD）,基于0.35μm CMOS工艺设计了加固的锁相环电路。仿真结果表明,加固PLL可以对输入20-40 MHz的信号完成锁定并稳定输出320-640 MHz的时钟信号。在250 f C能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80%。