一种应用于纳米工艺存储编译器的高效且精确例化功耗表征方法

随着芯片规模的不断增大,功耗成为影响纳米工艺芯片设计性能的主要因素。而在一个典型的千万门级规模SoC设计中,存储器的面积往往占到整个芯片面积的一半以上!因此,除了在实际的芯片设计中实现低功耗设计方法,一种高效准确的对静态和动态功耗的表征方法对于进行设计的功耗预估是非常重要的,尤其是对于便携式应用的芯片项目。在这篇论文中,我们在回顾传统功耗表征方法和其应用限制的同时,将阐述一种不仅可以解决当前功耗表征瓶颈而且具有高准确度的方法。为了达到高精度的设计要求,我们将纳入在纳米工艺下布图相关效应对器件和连线的寄生参数的影响。在文章中我们解释了这种方法的实现流程,并将一些实验结果分享提供读者参考。

在多电源多电压的时代符合UPF单元库/环境

各式各样的低功耗设计技术需要被使用来降低设备的功耗,进而增加电池的使用寿命。芯片设计的每个步骤都需要低功耗方案,如何有效地设计与管理这些复杂的低功耗方案成为了一个至关重要的课题。本文我们将回顾传统多电源多电压设计流程,然后与基于统一功率格式方法学做一个比较。稍后,我们将介绍专用单元库的需求以及分享一些我们对统一功率格式方法学的看法。