56 Gbps高速信号传输系统仿真验证设计

新一代高性能计算机的高速信号传输系统采用56 Gbps PAM4信号实现,传输通道跨越多块PCB板和多级连接器,信号完整性设计面临极大挑战。提出了面向全通道的56 Gbps高速信号传输系统仿真验证方案,通过板材参数校准、连接器参数测试、PCB布线模型提取,建立了更接近实际情况的复杂传输通道模型,并进行了全通道协同仿真实验。通过仿真实验与设计优化迭代,成功保障了56 Gbps PAM4高速信号的稳定可靠传输。

一种面向蒙特卡洛程序的128核可扩展体系结构

蒙特卡洛方法是研究粒子输运问题的重要方法,为蒙特卡洛方法设计定制加速体系结构成为粒子输运模拟的研究热点。分析了一种典型的蒙特卡洛方法代理程序Quicksilver的程序特征,并对存储层次和簇规模等影响可扩展性的结构参数进行了探索,提出了一种面向蒙特卡洛程序的128核可扩展体系结构,在128核配置下实现了相比单核90倍的加速比和70.1%的扩展效率。

一种支持PMVFAST运动估计算法的VLSI体系结构

在分析PMVFAST算法的基础上,提出了一种支持该算法的灵活、高效和低功耗的体系结构 该体系结构的核心是一个运动估计引擎,它包含3种支持特定范围内任意延时的可变延时单元,使其支持多种搜索模式,并通过重用计算单元实现了基本的独立SAD计算引擎另外,通过关闭不用的单元和资源复用,该引擎能够有效地降低功耗 分析结果表明,该体系结构比经典的16PE阵列低功耗全搜索体系结构提高约15倍的性能。

一种128位高性能全流水浮点乘加部件

高精度的浮点乘加融合(FMA)部件一直是高性能微处理器设计追求的目标。提出了一种128位精度全流水FMA体系结构,采用10级平衡流水线,重点对超宽位的乘法器、加法器、前导零预测和规格化进行了流水优化。设计综合的结果表明,基于SMIC0.13μm工艺,该结构频率可以达到465MHz,比现有128位FMA性能提高了130%;在TSMC65nm工艺下,该结构的频率可达到1.075GHz,基本满足高性能计算的要求。

一种基于Wallace树的分散式DCT/IDCT体系结构

提出了一种新的基于Wallace树的分散式DCT/IDCT体系结构。它不依赖于ROM和乘法器,用面积开销低的加法器、移位器和4-2压缩器,实现了乘法密集的DCT/IDCT算法。该体系结构在SMIC 0.18μm工艺上进行了设计和综合,可以达到100Mpixels/s的吞吐率,只消耗了36 141个晶体管和1024bits转换存储器,时序—面积性能较已有的体系结构有了显著的改善。

FT1500处理器中仿真驱动的DDR3封装设计

针对高性能微处理器封装中DDR3的信号完整性和电源完整性问题,提出了仿真驱动的封装设计方法:在设计之初通过前仿真制定准确的设计规则和目标,在设计过程中通过仿真指导设计优化,在设计完成后用后仿真验证设计结果。应用该方法设计了FT1500芯片封装,实测结果表明,该芯片的DDR3接口可以稳定工作在1 400Mbps。

嵌入式数字地图系统概念设计层虚拟原型技术

虚拟原型技术是CAD领域的新兴技术。本文结合嵌入式系统的设计过程和特点 ,讨论了基于虚拟原型的嵌入式系统设计方法。然后结合一个有实用价值的实例———嵌入式数字地图系统设计 ,着重论述了嵌入式数字地图系统的概念层虚拟原型设计及其评价技术。

基于不完全算法的并行FPGA SAT求解器

可满足性问题是计算机理论与应用的核心问题。在FPGA上提出了一个基于不完全算法的并行求解器pprobSAT+。使用多线程的策略来减少相关组件的等待时间,提高了求解器效率。此外,不同线程采用共用地址和子句信息的数据存储结构,以减少片上存储器的资源开销。当所有数据均存储在FPGA的片上存储器时,pprobSAT+求解器可以达到最佳性能。实验结果表明,相比于单线程的求解器,所提出的pprobSAT+求解器可获得超过2倍的加速比。

一种基于组的时序驱动布局规划方法

本文提出了一种基于组的时序驱动布局规划方法,它利用现有的EDA工具将网表划分为组,并充分利用设计师的体系结构经验进行布局、调整和优化。该方法能在设计早期获取较为准确的线负载模型,提高前端与后端的一致性,并且可以以组为单位规划电源和地的布局,提高布通率。该方法在已研制成功的32位嵌入式微处理器Estar的物理设计中得到实际应用。结果表明,该方法能够有效地改善关键路径时序和加快设计进程。

基于一阶逻辑的可满足求解方法研究进展

基于命题逻辑的布尔可满足SAT存在描述能力弱、抽象层次低、求解复杂度高等问题,而基于一阶逻辑的可满足性模理论SMT采用高层建模语言,表达能力更强,更接近于字级设计,避免将问题转化到位级求解,在硬件RTL级验证、程序验证与实时系统验证等领域得到了广泛应用。针对近年来涌现的众多SMT求解方法,依据方法的求解方式进行了分类与对比。而后,对3种主流的求解方法Eager方法、Lazy方法和DPLL(T)方法的实现进行了概要介绍。最后,讨论了SMT求解方法当前所面临的主要挑战以及在SMT求解方面的一些研究成果,并对今后的研究进行了展望。

基于深度优先搜索与增量式求解的极小一阶不可满足子式提取算法

随着寄存器传输级甚至行为级的硬件描述语言应用越来越广泛,基于一阶逻辑的可满足性模理论(Satisfiability Modulo Theories,SMT)逐渐替代布尔可满足性(Boolean Satisfiability,SAT),在VLSI形式化验证领域具有更加重要的应用价值。而极小不可满足子式能够帮助EDA工具迅速定位硬件中的逻辑错误。针对极小SMT不可满足子式的求解问题,采用深度优先搜索与增量式求解策略,提出了深度优先搜索的极小SMT不可满足子式求解算法。与目前最优的宽度优先搜索算法对比实验表明:该算法能够有效地求解极小不可满足子式,随着公式的规模逐渐增大时,深度优先搜索算法优于宽度优先搜索算法。

可配置总线接口USB控制器IP核的设计与实现

设计并实现了USB1.1器件IP软核、固核和硬核。详细介绍了USBIP软核的设计和验证技术以及基于0.18μm标准单元的固核与硬核的实现方法。为了提高USBIP的可重用性,引入了总线适配器和可配置总线接口IP核的概念,设计了三种总线适配器。对USBIP核的可配置端点数及基于FPGA的三种总线适配器进行了性能分析和评价。

TM-CAM:一种高效的容软错误相联存储器

相联存储器是集成电路中对软错误最敏感的部件之一,但是其结构特点决定了不能使用错误保护码等传统容错方法进行保护。提出了一种容软错误的相联存储器结构TM-CAM,通过采用三值匹配线机制和仔细设计的三值灵敏放大器,能够检测相联存储器中的任意一位错误,其结构简单高效。基于该结构,还提出了TM-CAM的访问算法。实验表明,TM-CAM能够以很小的开销有效地缓解相联存储器中的软错误问题。

求解布尔不可满足子式的消解悖论算法

求解布尔不可满足子式在超大规模集成电路设计与验证领域都具有非常重要的理论与应用价值,帮助EDA工具迅速定位错误与不一致。针对求解不可满足子式的非完全方法,提出了消解悖论与悖论解析树的概念,在此基础上提出一种启发式局部搜索算法。该算法根据公式的消解规则,采用局部搜索过程直接构造证明不可满足性的悖论解析树,而后递归搜索得到不可满足子式;算法中融合了布尔推理技术、动态剪枝方法及蕴含消除方法以提高搜索效率。基于随机测试集进行了实验对比,结果表明提出的算法优于同类算法。

不可满足子式在谓词抽象中的应用与分析

随着软硬件设计的规模越来越大,功能越来越复杂,往往导致形式化验证出现"组合爆炸"问题,而谓词抽象方法是解决状态空间"组合爆炸"问题的重要技术之一。面向硬件的谓词抽象方法是不可满足子式的典型应用,通过求解不可满足子式,能够减少谓词抽象过程中精化迭代的次数,从而提高形式化验证效率。针对微处理器的指令Cache部件,将两种最小不可满足子式的求解算法进行了比较,结果表明贪心遗传算法在运行效率方面优于分支-限界算法。并且深入分析了不可满足子式在硬件谓词抽象中的作用,以及如何加速芯片的形式化验证过程。

一种加速FPGA布线的不可满足子式求解算法

随着VLSI(Very Large Scale Integrated)芯片设计的规模越来越大,功能越来越复杂,在FPGA(Field Programmable Gate Array)上实现或进行原型验证时,往往会出现布线拥塞或无法布通的情况.而不可满足子式能够迅速诊断FPGA无法布通的原因,并且精确定位关键线网.针对如何加速FPGA详细布线过程,提出了一种基于消解否证的启发式局部搜索算法,能够快速从布尔公式中提取不可满足子式.基于典型的FPGA布线测试集,与两种求解最小不可满足子式效率最高的算法进行了比较,结果表明局部搜索算法在运行效率方面显著优于分支限界算法与贪心遗传算法,而局部搜索算法也能得到最小不可满足子式;并且深入分析了不可满足子式在FPGA详细布线中的作用,能够加速芯片的设计与验证过程.

一种基于三维堆叠技术的高可靠性Cache结构

针对三维集成电路的软错误问题,分析了高能粒子进入三维堆叠芯片中的运行轨迹和特性,在分析高速缓冲存储器(Cache)中各部分软错误易感性的基础上,提出了一种基于三维堆叠技术的高可靠性Cache结构R3D-Cache,利用三维堆叠芯片的层间屏蔽效应,以较小的面积和性能开销大幅降低了其软错误率.结果表明,所提出的R3D-Cache结构能够以0.52%～4.17%的面积开销,将Cache的软错误率降低到原来的5%,而所带来的性能开销可以忽略.

应用不可满足子式的解码电路综合优化方法

解释布尔公式不可满足的原因在很多领域都具有实际的应用需求,而最小不可满足子式能够为诸如电路的自动综合等应用领域中的不可满足原因提供最精确的解释。因此,将两种能够高效求解最小不可满足子式的算法——分支-限界算法与贪心遗传算法,集成到解码电路的自动综合工具中。采用通信领域的标准编码电路作为测试集,将两种算法进行对比。实验结果表明,在运行时间与每秒剔除的短句数方面,贪心遗传算法优于分支-限界算法;不可满足子式在解码电路的自动综合过程中发挥重要作用。

基于SAT的电路错误定位方法研究进展

随着VLSI芯片复杂度不断增加,功能验证与调试已占到整个芯片设计周期的60%以上。而错误的定位往往消耗大量的时间与精力,因此迫切需要一种高效的方法诊断与定位电路中的错误。针对近年来出现的许多电路错误定位方法,介绍了电路错误诊断方法的分类与工作流程,深入分析了基于SAT的错误定位方法的基本原理;对各种算法进行了概述评论,并简要介绍了在不可满足子式求解方面所做的一些研究工作,而不可满足子式能够显著提高错误定位效率与精度;讨论了电路错误定位技术所面临的主要挑战,并对今后的研究方向进行了展望。

基于仿真的14Gbps高速通道设计与优化

信号传输速率是衡量高性能计算机系统的一项重要指标,随着现代高性能计算系统中的信号传输速率达到并超过10Gbps,快速提高的信号速率使得高速通道的设计面临严峻挑战。基于信号完整性仿真分析,对一款14Gbps高速通道进行优化设计。通过手动3D建模与真实模型提取的混合建模技术提高仿真速度,采用全通道协同仿真预测高速通道的整体性能和瓶颈,并重点对过孔、介质材料、线宽和线间距等进行仿真实验与优化,成功实现了14Gbps高速信号的稳定传输。