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级联型PLL时钟处理器对系统定时影响最小 被引量:1
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作者 craig mckelvey 《电子设计应用》 2004年第9期90-93,7-10,共4页
本文对一个采用5个串联PLL的特殊而又典型的实验所获得的性能加以研究,并采用该方案把设计师所关心的种种不良影响着力体现出来。
关键词 时钟分配 处理器 定时 窗口 树状结构 传送数据 系统 PLL 级联 时钟树
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