两种面向宇航应用的高可靠性抗辐射加固技术静态随机存储器单元

CMOS尺寸的大幅缩小引发电路可靠性问题。该文介绍了两种高可靠的基于设计的抗辐射加固(RHBD)10T和12T抗辐射加固技术(SRAM)单元,它们可以防护单节点翻转(SNU)和双节点翻转(DNU)。10T单元主要由两个交叉耦合的输入分离反相器组成,该单元可以通过其内部节点之间的反馈机制稳定地保持存储的值。由于仅使用少量晶体管,因此其在面积和功耗方面开销也较低。基于10T单元,提出了使用4个并行存取访问管的12T单元。与10T单元相比,12T单元的读/写访问时间更短,且具有相同的容错能力。仿真结果表明,所提单元可以从任意SNU和部分DNU中恢复。此外,与先进的加固SRAM单元相比,所提RHBD 12T单元平均可以节省16.8%的写访问时间、56.4%的读访问时间和10.2%的功耗,而平均牺牲了5.32%的硅面积。

硅灰和骨料对混凝土耐高温性能的影响

混凝土暴露在高温下,其组成材料经历不同的体积变化与损伤时就会产生裂纹使得耐久性能与力学性能降低,胶凝材料与粗骨料在其中起着重要作用。在此对比掺入10%硅灰和采用碎石、页岩陶粒对混凝土高温后强度损失的影响与形貌变化。高温后持续荷载下的徐变至关重要,所以还对比了不同骨料类型与荷载对混凝土徐变的影响。结果表明:400℃后混凝土强度明显下降,硅灰的掺入增大了强度降幅。轻骨料混凝土的残余抗压强度在高温下远高于常规混凝土,且内部由于热膨胀应力的缓解出现了较少的裂缝。当施加恒载时,500℃以下轻骨料混凝土变形大,超过500℃,普通混凝土变形高于轻骨料混凝土。

反应堆压力容器无隔离层对接焊工艺研究

通过开展反应堆压力容器接管与安全端无隔离层对接焊模拟试验,以及焊接接头性能试验和无损检验,验证提出工艺的合理性及焊接接头可靠性,为反应堆压力容器接管与安全端焊接结构设计制造提供支撑。

聚醚型减缩剂延缓水泥水化的机理分析

减缩剂在抑制混凝土收缩上的应用十分广泛,但对水泥水化进程会产生阻碍,探究产生这种负面影响的原因具有一定的现实意义。聚醚型减缩剂是目前应用极为广泛的一类减缩剂,以此类减缩剂作为研究对象,通过测试水泥的水化热和水化程度、液体的表面张力、砂浆的抗压强度和凝结时间、浆体孔隙溶液中的离子浓度、硫酸盐的最大溶解度和溶解速度,探讨了聚醚型减缩剂延缓水泥水化进程的机理。结果表明:加入减缩剂会显著降低砂浆前期的力学性能和水泥的水化程度,但随着龄期的延长这种负面影响会逐渐减弱;减缩剂还会延长砂浆的凝结时间,降低水泥的水化热,孔隙溶液中氢氧根浓度和硫酸盐的最大溶解度、溶解速度降低是导致这一现象的原因;含有减缩剂的孔隙溶液、去离子水溶液的表面张力与减缩剂浓度呈双线性关系,拐点之后减缩剂浓度的增加对表面张力无明显作用;延迟掺入减缩剂可以降低其对水泥水化的不利影响,减少砂浆强度降幅。

用于检测硬件木马延时的线性判别分析算法

针对芯片生产链长、安全性差、可靠性低,导致硬件木马防不胜防的问题,该文提出一种针对旁路信号分析的木马检测方法。首先采集不同电压下电路的延时信号,通过线性判别分析(LDA)分类算法找出延时差异,若延时与干净电路相同,则判定为干净电路,否则判定有木马。然后联合多项式回归算法对木马延时特征进行拟合,基于回归函数建立木马特征库,最终实现硬件木马的准确识别。实验结果表明,提出的LDA联合线性回归(LR)算法可以根据延时特征识别木马电路,其木马检测率优于其他木马检测方法。更有利的是,随着电路规模的增大意味着数据量的增加,这更便于进行数据分析与特征提取,降低了木马检测难度。通过该方法的研究,对未来工艺极限下识别木马电路、提高芯片安全性与可靠性具有重要的指导作用。

利用细粒度采样的低开销双输出异或门真随机数发生器研究

真随机数生成器(TRNG)是安全应用中的关键构建模块,能够为数据加密、随机数和初始化向量提供高质量的随机位。环形振荡器(RO)TRNG是一种广泛的应用设计,以支持各种与安全相关的应用。但是,在FPGA中实现RO TRNG时通常会产生很高的硬件开销。因此,一种基于双输出异或门单元的低开销RO TRNG在该文中被提出,仅使用单个可配置逻辑块即可构建TRNG的熵源。通过多相位细粒度采样机制,将电路抖动有效地采集捕捉到。所提RO TRNG在AMD Xilinx Viretx-6和Artix-7两款FPGA上进行实现与验证,实验结果表明,所提RO TRNG硬件开销低,能够产生质量满意的随机序列。

一种容忍单粒子双节点翻转的锁存器设计

文章提出了一种新型的锁存器,采用双模冗余容错技术,能够同时容忍单粒子单节点翻转和单粒子双节点翻转。相比于同类型的加固设计,文中设计的结构延迟平均下降74.40%,功耗平均下降8.32%,功耗-延迟积(power-delay product,PDP)平均下降75.20%,面积平均减少15.76%;而且该锁存器的延迟对工艺、供电电压及温度的波动不敏感。

65 nm CMOS工艺的低功耗加固12T存储单元设计

随着CMOS工艺尺寸的不断缩减,存储单元对高能辐射粒子变得更加敏感,由此产生的软错误和因电荷共享导致的双节点翻转急剧增多.为了提高存储单元的可靠性,提出一种由4个PMOS晶体管和8个NMOS晶体管组成的抗辐射加固12T存储单元,并由NMOS晶体管中的N_1和N_2以及N_3和N_4构成了堆叠结构来降低存储单元的功耗;其基于物理翻转机制避免了存储节点产生负向的瞬态脉冲,在存储节点之间引入的负反馈机制,有效地阻碍了存储单元的翻转.大量的HSPICE仿真结果表明,所提出的存储单元不仅能够完全容忍敏感节点的翻转,还能够部分容忍电荷共享引起的敏感节点对翻转;与已有的存储单元相比,所提出的存储单元的功耗、面积开销、读/写时间平均减小了18.28%, 13.18%, 5.76%和22.68%,并且噪声容限的值较大;结果表明该存储单元在面积开销、存取时间、功耗和稳定性方面取得了很好的折中.

WiNoC中基于Edge-first算法的流量平衡设计

在无线片上网络中,无线节点拥塞以及不同子网和全局网络内的流量平衡情况对整个片上网络的通信效率有着重要的影响,为此提出了基于Edge-first算法的全局流量平衡机制(GTB)。首先优化了划分有线无线数据包的机制,减少了无线节点处的拥塞;其次根据无线路由器(WR)的拥塞情况,提出Edge-first路由算法平衡子网内的流量;最后在全局网络中提出了全局子网拥塞感知(GSCA)判断机制,使得长距离数据包优先从低拥塞子网通过,平衡了全局网络的流量。实验表明,该方案在可接受的硬件开销、功耗开销下,保证较低的网络延迟和较高的网络吞吐率,并且大幅的提升了网络的流量平衡性能。

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性。为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL)。该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构。利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态。详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch, LCTNUT, TNUTL, TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%。相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性。

基于混合三模冗余的容忍双点翻转锁存器

随着集成电路工艺的飞速发展,电路内部节点对于高能粒子入射的敏感性急速增大,锁存器中辐射效应引起的软错误急剧增多.进入90 nm工艺以后,电荷共享导致的双点翻转已经成为影响可靠性的严重问题.为此,基于混合三模冗余机制,提出2种加固锁存器结构:TMR-2D1R锁存器和TMR-1D2R锁存器.传统的三模冗余锁存器包括3个同构的D-latch和1个表决器;TMR-2D1R锁存器包括2个D-latch,1个RHM单元和1个表决器,可以部分容忍双点翻转;TMR-1D2R锁存器包括1个D-latch,2个RHM单元和1个表决器,可以完全容忍双点翻转.与相关加固锁存器进行比较的结果表明,TMR-1D2R锁存器在延迟、功耗、面积和加固性能等方面取得了较好的折中.

基于C单元的抗干扰低功耗双边沿触发器

快速增长的功耗是VLSI设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显著增大。为了有效降低功耗,提出了一种基于C单元的抗干扰低功耗双边沿触发器AILP-DET,结构采用快速的C单元,不仅能够阻塞输入信号存在的毛刺,阻止触发器内部冗余跳变的发生,降低晶体管的充放电频率;而且增加了上拉-下拉路径,降低了其延迟。相比现有的双边沿触发器,AILP-DET只在时钟边沿采样,有效降低了功耗。通过HSPICE仿真,与10种双边沿触发器相比较,AILP-DET仅仅增加了7.58%的延迟开销,无输入毛刺情况下总功耗平均降低了261.28%,有输入毛刺情况下总功耗平均降低了46.97%。详尽的电压温度波动分析表明,该双边沿触发器对电压、温度等波动不敏感。

单粒子四点翻转自恢复加固锁存器设计

为了容忍日益严重的单粒子多点翻转,提出了一种能够容忍单粒子四点翻转的加固锁存器——QNURL(quadruple node upset recovery latch).该锁存器包含40个同构的双输入反相器,形成5×8的阵列结构,构建了多级过滤的容错机制.通过有效地利用双输入反相器的单粒子过滤特性,当任意4个内部状态节点同时发生翻转时,都可以被多级过滤机制消除,自动恢复到正确值. PTM 32 nm工艺下的仿真结果表明,与现有的4种单粒子多点翻转加固锁存器综合比较,该锁存器的单粒子四点翻转自恢复比率高达100%,延迟平均降低了86.02%,功耗延迟积(powerdelayproduct,PDP)平均降低了78.94%,功耗平均增加了59.09%,面积平均增加了4.63%.文章最后对结构进行了衍生,提出了容忍N点翻转的(N (10)1)'2N结构框架.

基于毛刺阻塞原理的低功耗双边沿触发器

当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器。在该双边沿触发器中,采用了钟控CMOS技术C单元。一方面,C单元能有效阻塞输入信号存在的毛刺,防止触发器锁存错误的逻辑值。另一方面,钟控CMOS技术可以降低晶体管的充放电频率,进而降低电路功耗。相比其他现有双边沿触发器,该双边沿触发器在时钟边沿只翻转一次,大幅度减少了毛刺引起的节点冗余跳变,有效降低了功耗。与其他5种双边沿触发器相比,该双边沿触发器的总功耗平均降低了40.87%~72.60%,在有毛刺的情况下,总功耗平均降低了70.10%~70.29%,仅增加22.95%的平均面积开销和5.97%~6.81%的平均延迟开销。

3D NoC中基于分组共享的TSV混合容错方法

冗余和串行化是解决硅通孔(TSV)的故障问题的2种主要方法,仅使用其中一种方法会面临资源浪费和容错效率低等问题.为此,提出一种3D NoC中基于分组共享的TSV混合容错方法.首先将TSV分成4组,并且每2组为一个相邻组,相邻组内实现TSV分组共享;然后基于分组共享,充分考虑资源的合理配置,高效利用资源设计一种新型的TSV冗余和串行化架构;最后根据TSV故障程度的不同自适应地选择冗余机制或者串行化机制,实现TSV的混合容错.实验结果表明,与单纯地使用冗余机制和串行化机制相比,该方法在性能提升上更明显.

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联“三中取二”表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100%容忍三点翻转,四点翻转的容忍率高达90.30%.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16%,功耗平均降低了44.96%,功耗延迟积平均降低了65.40%,面积平均降低了34.60%,并且对电压/温度波动不敏感.

32 nm CMOS工艺单粒子三点翻转自恢复锁存器设计

纳米尺度CMOS工艺的电荷共享效应日益显著,粒子入射导致电路内部多个节点同时翻转的概率急剧升高.为了提高时序单元的可靠性,提出了一种三点翻转(triple node upsets,TNUs)自恢复的加固锁存器结构,利用双输入反相器的阻塞能力,将24个双输入反相器级联成6级,经反馈将发生翻转的节点恢复正确;内部采用不对称的连线方式,有效地消除了共模故障,优化了双输入反相器内部NMOS/PMOS的驱动能力,消除了节点逻辑值翻转造成的亚稳态.采用Hspice进行实验表明,相比已有容忍TNUs的4种加固锁存器,仅有所提结构和TNURL可以从TNUs中自行恢复,其他3种加固锁存器均无法从TNUs中自行恢复,而且会在输出端产生高阻态;和TNURL结构相比,所提结构的功耗减小了35.3%,延迟减小了48.3%,功耗延迟积(power delay product,PDP)减少了67.6%.

低功耗容软错误的65 nm CMOS 12管SRAM单元

提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。

一种新型低功耗加固SRAM存储单元

提出了一种抗辐射加固12T SRAM存储单元。采用NMOS管组成的堆栈结构降低功耗,利用单粒子翻转特性来减少敏感节点,获得了良好的可靠性和低功耗。Hspice仿真结果表明,该加固SRAM存储单元能够完全容忍单点翻转,容忍双点翻转比例为33.33%。与其他10种存储单元相比,该存储单元的面积开销平均增加了3.90%,功耗、读时间和写时间分别平均减小了34.54%、6.99%、26.32%。电路静态噪声容限大且稳定性好。

基于温度传感器的硬件木马检测方法

针对硬件木马检测的旁路信号分析法中需要黄金模型、受工艺扰动影响大的问题,提出了一种基于温度传感器的硬件木马检测方法。采用抗工艺扰动设计使温度传感器受工艺扰动的影响程度低。将温度传感器植入芯片内部相似结构(存储单元、功能相同的模块等),读取温度传感器的频率信息,通过简单异常值分析法与差值分析法比对相似结构的频率差异,实现了硬件木马的检测。该方法既有效克服了工艺扰动的影响,又不需要黄金模型。温度传感器输出频率在最极端工艺角下的工艺扰动仅为9%。在SMIC 180 nm CMOS工艺下对高级加密标准(AES)电路的木马检测进行了验证,结果验证了该方法的有效性。