使用Verilog语言的数字VLSI设计

自从Verilog语言由Phil Moorby最初发明之后，该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右，模拟以验证设计是它的主要用途，但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言，来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化，并且被重新标准化。