利用IDDR简化亚稳态

如果在具有多个时钟的非同步系统中使用FPGA，或者系统中的时钟频率或相位与FPGA所使用时钟频率或相位不同，那么设计就会遇到亚稳态问题。不幸的是，如果设计遇到上述情况，是没有办法完全解决亚稳态问题的，不过还是有一些方法可降低系统出现亚稳态问题的几率。