覆盖评估用SystemVerilog

设计与验证行业正处于SoC（单片系统）器件设计与验证的两个重要趋势交叉点上：采用SystemVerilog HDVL（硬件描述与验证语言）,以及覆盖评估准则的角色日益关键。对Symstem Verilog的兴趣容易理解．这个IEEE标准语言具有针对RTL（寄存器传输级）设计的特性、高级建模、测试平台创建．以及断言规定。