TSV Minimization for Circuit Partitioned 3D SoC Test Wrapper Design

Semiconductor technology continues advancing,while global on-chip interconnects do not scale with the same pace as transistors,which has become the major bottleneck for performance and integration of future giga-scale ICs.Threedimensional(3D) integration has been proposed to sustain Moore's law by incorporating through-silicon vias(TSVs) to integrate different circuit modules in the vertical direction,which is believed to be one of the most promising techniques to tackle the interconnect scaling problem.Due to its unique characteristics,there are many research opportunities,and in this paper we focus on the test wrapper optimization for the individual circuit-partitioned embedded cores within 3D System-onChips(SoCs).Firstly,we use existing 2D SoCs algorithms to minimize test time for individual embedded cores.In addition,vertical interconnects,i.e.,TSVs that are used to construct the test wrapper should be taken into consideration as well.This is because TSVs typically employ bonding pads to tackle the misalignment problem,and they will occupy significant planar chip area,which may result in routing congestion.In this paper,we propose a series of heuristic algorithms to reduce the number of TSVs used in test wrapper chain construction without affecting test time negatively.It is composed of two steps,i.e.,scan chain allocation and functional input/output insertion,both of which can reduce TSV count significantly.Through extensive experimental evaluations,it is shown that the test wrapper chain structure designed by our method can reduce the number of test TSVs dramatically,i.e.,as much as 60.5% reductions in comparison with the random method and 26% in comparison with the intuitive method.

Wide Operational Range Processor Power Delivery Design for Both Super-Threshold Voltage and Near-Threshold Voltage Computing

因为许多先进功率管理技术被采用，现代处理器的负担功率范围极大地被扩大频率可伸缩，增加的涡轮，和近阀值的电压(NTV ) ，例如动态电压技术。然而，因为力量交货的效率与不同负担条件极大地变化，常规力量交货图案不能在全部电压光谱上维持高效率，并且节省的获得的力量可以是由在力量交货的力量损失的偏移量。我们建议 SuperRange，一个宽运作的范围力量交货单位。SuperRange 补充在薄片上电压管理者和离开薄片电压管理者的功率交货能力。在 SuperRange 上，我们分析它的力量变换特征并且建议一个电压管理者(VR ) 知道的力量管理算法。而且因为越来越多的核心在一个 singe 薄片上是综合的，多重 SuperRange 单位能服务同样基本的积木造，以一个高度可伸缩的方法，有更大的力量能力的更强大的力量交货分系统。试验性的结果表演 SuperRange 单位提议 1x 和 1.3x 更高比另外的二常规力量交货在 NTV 区域策划并且展出一般水准的驱动变换效率(PCE ) 在全部运作的范围上的 70% PCE。它也展出优异跳回到抑制力量的系统。

CPicker： Leveraging Performance-Equivalent Configurations to Improve Data Center Energy Efficiency

服务器的差的精力比例为现代数据中心的低精力效率被看作主要来源。我们发现一个应用程序的不同资源配置导致类似的性能，但是有不同精力消费。当表演等价物资源配置(PERC ) ，和它的性能范围被称为相等的区域，我们叫这现象(嗯) 。基于 PERC，为改进精力效率的一个基本想法是为每应用从 PERC 选择最有效的配置。然而，当几千个应用程序在围住资源的服务器上同时被运行时，获得最佳的答案不能支持每个应用程序。这里，我们建议一个启发式的计划， CPicker，基于基因编程到改进服务者的精力效率。加快集中， CPicker 由首先从有高精力的区域选择配置初始化一张高质量的人口变化。试验 CPicker 与神谕盒子相比与贪婪途径，和不到 4% 效率损失相比在 17% 精力效率改进上面获得的表演。

DimRouter： A Multi-Mode Router Architecture for Higher Energy-Proportionality of On-Chip Networks

在黑暗的硅时代，许多核心处理器的许多独立部件在一个薄片上由于电源消费的限制正在变得自愿地不活跃。然而，联网连接保留，在薄片上互联必须仍然被使激活并且浪费可观的精力避免这些不活跃的部件的隔离，伤害整个处理器芯片的精力比例。在这份报纸，我们建议一个新奇图案没有损坏网络连接，提供更多的精力比例的在薄片上连接。达到这个目标，我们重新设计路由器建筑学。新建筑学， DimRouter，支持三个模式：正常、黑暗、暗淡。在暗淡模式，仅仅路由器的部分是活跃的并且当黑暗模式把所有路由器元素放处于睡着了的状态时，提供灵活连接。而且，最大化黑暗路由器的数字，我们也基于抑制度的 Steiner 建议一个重构算法树。在合成交通下面的评估结果证明新设计能与普通设计相比减少精力消费直到 85% 。为真实应用程序交通，新设计能也与 4% 性能改进保存一般水准 46% 精力消费。