基于FPGA/CPLD芯片的数字频率计设计

详细论述了利用VHDL硬件描述语言设计 ,并在EDA(电子设计自动化 )工具的帮助下 ,用大规模可编程逻辑器件 (FPGA/CPLD)实现数字频率计的设计原理及相关程序。特点是 :无论底层还是顶层文件均用VHDL语言编写 ,避免了用电路图形式设计时所引起的毛刺现象 ;改变了以往数字电路小规模多器件组合的设计方法 ,整个频率计设计在一块FPGA/CPLD芯片上 ,与用其他方法做成的频率计相比 ,体积更小 。