基于硬件多线程机制的网络处理器微引擎设计

网络处理器(NP)是一种专门处理网络应用数据包的处理器,和特殊应用集成电路(ASIC)相比,网络处理器有着更加灵活的特点,其可以通过编程来实现不同的网络应用。随着网络技术的发展,网络处理器的使用场景也变得越来越广泛,对微引擎(ME)的性能和执行效率也有了更高的要求。为此设计了一种硬件8线程微引擎,利用专用的硬件线程切换微码指令,完成微引擎和外部存储器以及协处理器之间的数据传输,运用硬件信号量机制,实现硬件线程间的切换,节约了微引擎的访存等待时间,提升了微引擎的工作效率,通过多线程共用指令存储器,节省指令储存空间。

适用于片上并行计算阵列的超精简处理器架构

提出一种超精简处理单元架构。该处理单元基于运算-跳转式单指令处理器体系。使用指令优化和内部总线上加速器,该处理单元能够执行传统算术运算式单指令处理器难于执行的高效位运算以及执行效率较低的数据转移操作。以该处理单元构成的片上大规模并行计算阵列可用于图像处理等局部性强、实时性要求高的计算任务。包含有该处理单元架构的16 16的原型阵列已经在FPGA上实现,性能达30.7GOPS@120MHz,平均功耗39.5mW。