系统级单粒子效应试验方法研究

为评估星载电子系统抗单粒子效应敏感性及验证系统级加固方法有效性,本文开展了系统级单粒子效应试验方法的相关研究。验证了采用地面模拟装置以逐一辐照系统中器件方式评估系统功能中断率的可行性,提出可通过多种方式获取器件的敏感性数据,指出直接将系统中器件对应的功能中断截面进行加和求取系统截面曲线的不合理之处,本研究为开展系统级单粒子效应试验提供了技术支撑。

SOI晶体管和电路的瞬时电离辐射效应研究

基于全介质隔离的绝缘硅(Silicon-on-insulator,SOI)器件与体硅器件的瞬时电离辐射效应存在差异,采用1 064 nm/12 ns激光装置开展了三种SOI晶体管的激光辐照试验,测试了不同激光能量下的晶体管光电流;采用脉冲γ射线辐射源开展了SOI集成电路的瞬时γ剂量率辐射试验,测试了不同剂量率条件下的电路功能、电参数和触发器链状态。研究表明:在相同激光能量条件和相同特征尺寸条件下,SOI晶体管的光电流峰值约为体硅晶体管的3.5%;SOI集成电路在1.0×10^(9)~4.2×10^(11) rad(Si)·s^(-1)的试验剂量率范围内无闭锁效应,但存在显著的翻转效应,表现为功能短暂中断、电流和电压波动以及大量触发器状态错误。翻转效应的主要原因包括晶体管本身的翻转和印刷电路板(Printed Circuit Board,PCB)板级电路的电压波动。

集成电路固有失效机理的可靠性评价综述

ULSI/VLSI集成电路芯片的可靠性既与设计有关,也与工艺加工过程有关,即芯片的可靠性是设计进去、制造出来。设计是集成电路芯片可靠性的基础,工艺制造是集成电路芯片可靠性的实现。要使超大规模集成电路在特定的寿命期间内能够稳定地工作,必须对影响集成电路芯片可靠性的固有失效机理进行评价。评价的目的是确定磨损失效的机理,通过改进设计和工艺加工水平确保集成电路芯片在整个产品寿命期间有良好的可靠性。本文梳理了国内外集成电路芯片固有失效机理的可靠性评价标准,阐述了这些固有失效机理的产生机制,总结了不同固有失效机理的试验方法,提出了固有失效机理的可靠性评价要求。这些标准、方法和可靠性评价要求具有很强的时效性,集成电路芯片固有失效机理的可靠性评价将在工艺开发、建库及工程服务中发挥作用,并有助于推动国内合格生产线认证的开展。

基于寄生电感优化的分立器件布局方法研究

为了探究分立器件与PCB组合形成的半桥电路时采用何种布局方式才能尽最大限度减小线路寄生电感的问题,基于换流回路寄生电感概念,提出了一种经优化的分立器件在PCB上的布局方式,进而减小换流回路的寄生电感,随后通过有限元仿真软件评估并验证不同布局方式所产生的寄生电感,并结合LTspice电路仿真软件评估不同布局方式对器件电开关特性的影响,最后通过双脉冲实验验证了所设计的一种经过优化布局半桥电路的优越性.所提供的半桥电路的设计方法为分立器件在PCB上的布局提供了理论和技术支撑.

动态高温反偏应力下的SiC MOSFET测试平台及其退化机理研究

为研究SiC MOSFET在动态漏源应力下的退化机理,开发了一种具有dVds/dt可调功能、最高可达80 V/ns的动态反向偏置测试平台。针对商用SiC MOSFET进行动态高温反偏实验,讨论高电压变化率的动态漏源应力对SiC MOSFET电学特性的影响。实验结果显示,器件的阈值电压和体二极管正向导通电压增加,说明器件JFET区上方的栅氧层和体二极管可能发生了退化。通过Sentaurus TCAD分析了在高漏源电压及高电压变化率下平面栅型SiC MOSFET的薄弱位置,在栅氧层交界处和体二极管区域设置了空穴陷阱,模拟动态高温反偏对SiC MOSFET动静态参数的影响。

集成电路和功率器件抗辐射工艺加固技术研究综述

随着我国空间装备的高速发展,尤其是深空探测器,微电子器件抗辐射性能得到广泛关注。抗辐射工艺加固是实现器件抗辐射性能提升的重要途径之一。本文围绕空间总剂量效应和单粒子效应,对近年来集成电路和功率器件辐射效应机理和工艺加固技术的研究进展进行了介绍和总结,为抗辐射工艺加固技术的发展与应用提供了有益参考。

15 nm Bulk nFinFET器件性能研究及参数优化

为研究Bulk FinFET工作时基本结构参数、器件温度和栅极材料对其性能的影响,建立了一个15 nm n型Bulk FinFET器件模型,仿真分析了不同栅长、鳍宽、鳍高、沟道掺杂浓度、器件工作温度、栅极材料对器件性能的影响,发现增长栅长、降低鳍宽和增加鳍高有助于抑制短沟道效应;1×10^(17)cm^(-3)以下的低沟道掺杂浓度对器件特性影响不大,但高掺杂会使器件失效;器件工作温度的升高会导致器件性能的下降;采用高K介质材料作为栅极器件性能优于传统材料SiO_(2)。

SOI高压LDMOS器件氧化层抗总电离剂量辐射效应研究

绝缘体上硅(SOI)高压横向扩散金属氧化物半导体(LDMOS)器件是高压集成电路的核心器件,对其进行了总电离剂量(TID)辐射效应研究。利用仿真软件研究了器件栅氧化层、场氧化层和埋氧化层辐射陷阱电荷对电场和载流子分布的调制作用,栅氧化层辐射陷阱电荷主要作用于器件沟道区,而场氧化层和埋氧化层辐射陷阱电荷则主要作用于器件漂移区;辐射陷阱电荷在器件内部感生出的镜像电荷改变了器件原有的电场和载流子分布,从而导致器件阈值电压、击穿电压和导通电阻等参数的退化。对80 V SOI高压LDMOS器件进行了总电离剂量辐射实验,结果表明在ON态和OFF态下随着辐射剂量的增加器件性能逐步衰退,当累积辐射剂量为200 krad(Si)时,器件的击穿电压大于80 V,阈值电压漂移为0.3 V,器件抗总电离剂量辐射能力大于200 krad(Si)。

空间辐射环境下SiC功率MOSFET栅氧长期可靠性研究

利用等效1 MeV中子和γ射线对1200 V SiC功率MOSFET进行辐射,研究了电离损伤和位移损伤对器件的影响,并分析了辐射后器件栅氧长期可靠性。结果表明:中子辐射后器件导通电阻发生明显退化,与辐射引入近界面缺陷降低载流子寿命和载流子迁移率有关。时间依赖的介质击穿(TDDB)结果表明,栅泄漏电流呈现先增加后降低趋势,与空穴捕获和电子捕获效应有关。中子辐射后栅漏电演化形式未改变,但氧化层击穿时间增加,这是中子辐射缺陷增加了Fowler-Nordheim(FN)隧穿势垒的缘故。总剂量辐射在器件氧化层内引入陷阱电荷,使得器件阈值电压负向漂移。随后的TDDB测试表明,与中子辐射一致,总剂量辐射未改变栅漏电演化形式,但氧化层击穿时间提前。这是总剂量辐射在氧化层内引入额外空穴陷阱和中性电子陷阱的缘故。

热、振及热振耦合作用下IGBT模块失效分析

针对功率器件IGBT模块在多场载荷作用下的焊层失效问题,设计并构建了IGBT模型,基于有限元仿真软件对IGBT模块进行热循环、随机振动以及热振耦合试验,并对三种载荷条件下失效位置的分布规律以及失效模式进行对比分析。结果表明,在热循环载荷条件下,应力集中在DBC焊接层下表面中心位置,最大应力值为226.84 MPa;在随机振动载荷条件下,应力集中在DBC焊接层下表面周边边角位置,最大应力值约为0.0023 MPa;在热振耦合条件下,应力集中在DBC焊接层上表面靠近中心及周边边角位置,最大应力值为377 MPa。热振耦合条件下的焊料层力学行为表现有所变化。研究结果对多种不同载荷下功率器件IGBT模块的响应特性分析提供参考,同时为模块结构的设计提供理论依据。

电子辐照对4H-SiC MOS材料缺陷的影响

4H-SiC金属氧化物半导体(MOS)基器件在电子辐照环境下应用时可能产生新的材料缺陷,导致其电学性能发生退化。本文选取结构最简单的MOS基器件(4H-SiC MOS电容器)为对象,研究了一系列电子辐照剂量下材料缺陷的演变情况。在10 MeV电子束下对MOS样品进行30、50、100、500、1 000 kGy剂量的辐照,对辐照前、后样品进行深能级瞬态谱测试(DLTS)和电容-电压(C-V)曲线表征。DLTS实验结果表明,低剂量电子辐照前、后4H-SiC/SiO_(2)界面及近界面处的缺陷没有发生明显变化,而高剂量辐照导致双碳间隙原子缺陷的构型发生了改变,演变后的构型能级位置更深,化学结构更加稳定。C-V曲线测试结果发现,不同电子辐照剂量导致MOS电容器平带电压发生不同程度的负向漂移,这很可能是SiO_(2)氧化层中氧空位数量和4H-SiC/SiO_(2)界面及近界面处缺陷数量共同影响的结果。本文研究结果对研发和优化抗电子辐照的4H-SiC MOS制备工艺具有一定的参考价值。

大功率射频Si-VDMOS功率晶体管研制

介绍了大功率射频硅-垂直双扩散金属氧化物场效应晶体管(Si-VDMOS)的研制结果,采用栅分离降低反馈电容技术、多子胞降低源极电感技术等,从芯片原理着手,比较分析两种芯片结构设计对反馈电容的影响,以及两种布局引线对源极电感的影响,并研制出了百瓦级以上大功率射频Si-VDMOS功率晶体管系列产品。产品主要性能如下:在工作电压28 V及连续波下,采用8胞合成时,225 MHz输出功率达200 W以上,500 MHz输出功率达150 W以上;进一步增加子胞数量,采用12胞合成时,225 MHz输出功率达300 W以上,同时具备良好的增益及效率特性,与国外大功率射频Si-VDMOS功率晶体管的产品参数相比,达到了同类产品水平。

CMOS探测器自适应信号读出技术研究

设计了一种根据光照强度自动调节增益的CMOS探测器,它能够在一帧时间内实现光照强度与积分增益自动适应,从而实现无论在弱光还是强光条件下CMOS探测器都能有适应的灵敏度和动态范围。相较于传统CTIA电路,自适应信号读出技术新增了比较器电路来控制CTIA积分电容大小,通过短曝光输出电压与参考阈值进行比较,输出信号结果用来调整长曝光积分增益,最终得到每个像素的输出电压和增益挡位。基于0.5μm 5 V-CMOS工艺进行了128×1线阵CMOS探测器设计仿真与流片,仿真结果表明,光电流在2 pA~100 nA六个数量级内分别自适应四个积分增益,都能有良好的信号读出。

金属功函数波动效应快速预测方法及验证

金属功函数波动作为器件制造过程中的主要工艺波动源之一,其波动变化对器件电学特性有极大的影响。本文提出一种简便、快速预测半导体场效应管金属功函数波动效应的方法,并将其与商业软件中计算功函数波动的统计阻抗场法进行对比分析。参考IBM公司发布的14 nm SOI FinFET结构建立FinFET器件仿真模型并与实验数据对比验证后,引入金属功函数波动,分别用统计阻抗场法与本文提出的快速预测方法计算得到对应随机波动下模型的阈值电压V_(th)、关断电流I_(off)、工作电流I_(on)等电学特性参数的随机分布及这些参数结果的期望值、标准差、极差等统计参数,通过两者结果对比验证了快速预测方法的准确性。

铟锡氧(ITO)和氟锡氧(FTO)透明导电薄膜的表征与分析

本文以射频(RF)磁控溅射方法制备的ITO薄膜和购置的ITO及FTO薄膜为研究对象,通过紫外可见分光光度计表征薄膜样品的透射率,结果表明ITO和FTO薄膜均展现出良好的光学透过率。采用扫描电子显微镜(SEM)观察薄膜样品的表面形貌,所有薄膜样品的表面较为均匀。通过X射线光电子能谱仪(XPS)表征薄膜样品表面的元素、组成、价态和电子态信息,结果表明制备方式与退火处理等因素影响了薄膜样品表面的元素组成与价态,这些信息与薄膜的电学和光学性能具有一定的关联。上述研究结果可以为新型透明导电薄膜的设计和性能提升提供参考。

22nm全耗尽型绝缘体上硅器件单粒子瞬态效应的敏感区域

基于3D-TCAD模拟,研究了22 nm全耗尽型绝缘体上硅(fully depleted silicon-on-insulator,FDSOI)器件单粒子瞬态(single-event transient,SET)效应的敏感性区域。对比了使用单管和使用反相器来研究器件SET敏感性区域的方法,从而分析实际电路中重离子轰击位置对22 nm FDSOI器件SET敏感性的影响,并从电荷收集机制的角度进行了解释。深入分析发现寄生双极放大效应对重粒子轰击位置敏感是造成器件不同区域SET敏感性不同的原因。而单管漏极接恒压源造成漏极敏感性增强是导致单管与反相器中器件SET敏感区域不同的原因。修正了FDSOI工艺下器件SET敏感性区域的研究方法,与单管相比,采用反相器进行仿真,结果更符合实际情况,这将为器件SET加固提供理论指导。

具有多晶阻挡层的浮空P区IGBT开关特性研究

为了减少浮空P区IGBT结构的栅极空穴积累,改善结构的电磁干扰(EMI)噪声问题,从而提高结构电磁干扰噪声与开启损耗(Eon)之间的折中关系,研究提出了一种具有多晶硅阻挡层的FD-IGBT结构。新结构在传统结构的浮空P区上方引入一块多晶硅阻挡层,阻挡层接栅极,形成与N型漂移区的电势差。新结构在器件开启过程中,多晶硅阻挡层下方会积累空穴,导致栅极附近积累的空穴数量减少,从而降低浮空P区对栅极的反向充电电流。通过TCAD软件仿真结果表明,相比于传统FD-IGBT,新结构开启瞬态的过冲电流(I_(CE))和过冲电压(V_(GE))的峰值分别下降26.5%和8.6%,且在栅极电阻(R_(g))增加时有更好的电流电压可控性;相同开启损耗下,新结构的dI_(CE)/dt、dV_(CE)/dt和dV_(KA)/dt最大值分别降低26.5%,15.1%和26.1%。

650 V IGBT横向变掺杂终端的设计与优化

绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)器件的最重要参数之一是击穿电压(Breakdown Voltage,BV),影响IGBT器件BV的因素包括:平面工艺PN结扩散终端、界面电荷、杂质在Si、SiO2中具有不同分凝系数等。其中影响IGBT器件耐压能力的重要因素是芯片终端结构的设计,终端区耗尽层边界的曲率半径制约了BV的提升,为了能够减少曲率效应和增大BV,可以采取边缘终端技术。通过Sentaurus TCAD计算机仿真软件,采取横向变掺杂(Variable Lateral Doping,VLD)技术,设计了一款650 V IGBT功率器件终端,在VLD区域利用掩膜技术刻蚀掉一定的硅,形成浅凹陷结构。仿真结果表明,这一结构实现了897 V的耐压,终端长度为256μm,与同等耐压水平的场限环终端结构相比,终端长度减小了19.42%,且最大表面电场强度为1.73×10^(5)V/cm,小于硅的临界击穿电场强度(2.5×10^(5)V/cm);能在极大降低芯片面积的同时提高BV,并且提升了器件主结的耐压能力。此外,工艺步骤无增加,与传统器件制造工艺相兼容。

具有阶梯掺杂缓冲层的双栅超结LDMOS

具有N型缓冲层的超结横向双扩散金属-半导体场效应晶体管(SJ-LDMOS)结构能够有效抑制传统结构中存在的衬底辅助耗尽效应(SAD)。为进一步优化器件性能,提出了一种具有阶梯型掺杂缓冲层的双栅极SOI基SJ-LDMOS(DG SDB SJ-LDMOS)器件结构。该结构采用沟槽栅极与平面栅极相互结合的形式,在器件内形成两条电流传导路径,其一通过SJ结构中高掺杂的N型区传输,另一条则通过阶梯掺杂缓冲层传输,同时阶梯掺杂缓冲层可以进一步改善表面电场分布,提高器件的耐压。双导通路径提高了SJ层和阶梯掺杂缓冲层的正向电流均匀性,从而有效地降低了器件的导通电阻。仿真结果表明:所提出的器件结构可实现394 V的高击穿电压和10.11 mΩ·cm^(2)的极低比导通电阻,品质因数达到了15.35 MW/cm^(2),与具有相同漂移区长度的SJ-LDMOS相比击穿电压提高了47%,比导通电阻降低了64.8%。

考虑老化影响的SSPC功率管热模型自适应在线修正方法

固态功率控制器SSPC(solid-state power controller)中功率管的结温监测对SSPC的可靠性有至关重要的作用,热模型法因其无需直接接触测量且方法简单而被广泛使用。然而,功率芯片的老化会导致热路径的退化,器件的结壳热阻抗增加,使实际结温远远超过热网络模型的估计值,导致对器件健康状态的乐观估计。焊料层疲劳失效被认为是SSPC功率管老化失效的主要原因之一。因此,在SSPC的寿命周期中实时监测器件的老化状态,并对功率管的热模型进行自适应在线修正,通过测量不受焊料层退化影响的热敏参数来计算热阻作为更新依据,将热阻信息关联焊料层老化状态来更新热模型。所提方法可在不影响SSPC正常工作的前提下,实时修正热模型,实验结果验证了方法的有效性。