芯粒功能划分方法与互连体系综述

目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满足芯片设计的灵活需求,是利用芯粒技术的一个核心问题。芯粒功能的划分也影响着芯粒间的互连结构,如何实现各功能芯粒间互连是最终实现芯片功能的关键。因此,本文综述国内外近年来对芯粒功能划分上的研究、在芯粒设计空间上的探索以及芯粒功能划分对芯粒间互连网络影响,并指出芯粒的设计方法学是未来芯粒技术发展的重要研究方向。

高性能自研处理器物理设计频率提升方法

提升处理器核的频率是提升处理器性能的重要手段.传统的物理设计流程难以实现高主频的处理器核.基于业界主流的布局布线工具,通过嵌入手工定制部件的网表、逻辑和物理设计协同优化、优化定制布线规则、优化物理设计方法学等组合策略.在相同工艺、面积、功耗对等条件下,达到流片签核要求时,自研处理器核物理设计频率比原始设计可提升约30%.

面向SoC系统的可扩展UVM自动化验证平台

得益于设计IP的成熟可靠性,目前SoC系统能够基于设计IP实现快速构建。在SoC系统构建过程中,往往需要考虑从IP模块到SoC系统的功能验证。为了能够减小SoC系统构建与功能验证之间的项目压力,提出了一种可快速构建、可扩展、可复用的自动化验证平台。该平台基于UVM、Python、Mako技术,同时具备SV、UVM、C的测试能力,可以快速部署验证平台,有利于验证环境,标准化测试指令规范了测试代码。在不同验证层次中投入试用,有效节省了96.9%的构建测试平台时间,减少了66.2%的测试框架代码,减少了66.4%的测试用例代码。该平台已作为独立EDA产品,参与到多个芯片研发。

基于FPGA的单光子时间数字转换器设计

针对单光子计数器对高速飞行光子时间测量的高分辨率要求,传统的TDC在时间测量上存在误差较大的不足。本文设计了一种利用FPGA内部逻辑延迟单元Carry4级联构建延迟链的TDC。该方法首先使用子链平均的方式进行数据采样,避免数据“气泡”。其次,结合码密度测试和bin-by-bin校准将各级延迟单元宽度校准至接近均匀宽度,提高系统的测量精度。最后,通过Vivado软件仿真并烧录至ZYNQ7000进行板级测试,实验结果表明,该TDC能够在3 ns的动态时间范围内实现时间分辨率10.91 ps,差分非线性(DNL)范围为[-0.75,1.01]LSB,积分非线性(INL)范围为[-1.74,2.19]LSB。

单元感知测试的优化方案

越来越多的半导体公司采用新型故障模型——单元感知测试(Cell Aware Test,CAT)来提高库单元内部覆盖率和低缺陷率,但CAT在自动测试向量生成(Auto Test Pattern Generation,ATPG)过程中使用的测试向量数量多,运行时间长,显著地增加测试成本。为了优化CAT,在ATPG流程中加入了总临界区域(Total Critical Area,TCA)和合并时钟域命名捕获过程(Named Capture Procedure,NCP)方法。TCA根据故障类型和最有可能出现故障的位置进行排序,合并时钟域NCP方法为被测知识产权(Intellectual Property,IP)管理时钟域、控制时钟、定义捕获方案。结果表明,结合TCA和合并时钟域NCP方法的CAT达到了提高覆盖率、降低测试向量数量、减少运行时间的优化目标。与以往的CAT优化研究相比,结合了TCA和合并时钟域NCP的CAT优化流程在优化覆盖率和测试向量方面达到了更好的效果。

基于X87指令集的浮点除法运算单元设计

基于X87指令集架构,在TSMC 65nm的工艺库下,采用SRT-16算法设计一种浮点除法运算单元。SRT-16算法主要是通过采用重叠商与余数计算部分的结构来进行优化处理,使得在原有传统算法SRT-4的基础上增加的电路面积较少,并且使得循环次数减少一半,并且在处理商的结果中引入商的飞速转换技术。通过对基于SystemVerilog自动对比平台的搭建,通过C对比模型,完成自动对比,加速验证的速度,进行功能覆盖统计,完成覆盖率100%。通过DC综合检测电路的时序情况,对电路进行时序优化,完成满足时序要求1.08ns,工作频率为900MHz。

基于移动机器人的V2X室内仿真平台

针对V2X场景测试存在费用高、危险系数大和场景难搭建等问题,提出了一种基于移动机器人的V2X室内仿真平台。该仿真平台由室内移动机器人、V2X设备和显示终端组成,移动机器人实时获取自身的坐标、速度、偏航角等数据,通过滤波和校准处理后转换为GNSS数据,并通过网络通信将GNSS数据发送给V2X设备。为了验证该仿真平台的有效性,设计了V2X前向碰撞场景,并进行了实验测试。测试结果表明,该仿真平台能有效地进行V2X场景的测试。

基于PSS+PXF的ISF高精度振荡器噪声分析模型

提出了一种基于PSS+PXF的ISF的相位噪声模型,用于预测振荡器的相位噪声。该模型相对传统的拉扎维模型考虑了振荡器的非线性时变特性,因此更加精确。通过仿真验证了该模型的有效性,基于PSS+PXF的ISF的相位噪声模型精度相比传统拉扎维模型提升200%以上。

基于时钟抖动流水线结构的高效率真随机数发生器

现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机数学模型的设计方法,由差分构架的两级时钟抖动流水线组成。第一级流水线中两个环形振荡器在规定时间内累积抖动,第二级流水线利用近似相同的两个环形振荡器的微小周期差构建时间数字转换器,对第一级输出的高斯抖动进行量化,通过数字化模块输出随机比特。在时间数字转换器运行过程中,第一级流水线已经重新启动累积下一个阶段的抖动,减少了空闲时间,提高了真随机数的质量和效率。在Xilinx Atrix-7平台进行了验证,该结构的硬件资源仅消耗了25个LUTs和13个DFFs,获得高达32.55 Mb/s的吞吐量。

基于FPGA的卷积神经网络和视觉Transformer通用加速器

针对计算机视觉领域中基于现场可编程逻辑门阵列(FPGA)的传统卷积神经网(CNN)络加速器不适配视觉Transformer网络的问题,该文提出一种面向卷积神经网络和Transformer的通用FPGA加速器。首先,根据卷积和注意力机制的计算特征,提出一种面向FPGA的通用计算映射方法;其次,提出一种非线性与归一化加速单元,为计算机视觉神经网络模型中的多种非线性和归一化操作提供加速支持;然后,在Xilinx XCVU37P FPGA上实现了加速器设计。实验结果表明,所提出的非线性与归一化加速单元在提高吞吐量的同时仅造成很小的精度损失,ResNet-50和ViT-B/16在所提FPGA加速器上的性能分别达到了589.94 GOPS和564.76 GOPS。与GPU实现相比,能效比分别提高了5.19倍和7.17倍;与其他基于FPGA的大规模加速器设计相比,能效比有明显提高,同时计算效率较对比FPGA加速器提高了8.02%~177.53%。

基于Innovus混合放置的布局规划方法优化

随着集成电路后端设计中宏单元数量增多,传统布局规划方法效率低且耗时,而自动布局规划的混合放置(MP)技术存在物理规则违例数量多、电压降大和功耗高等问题。针对传统方式和MP方式的不足,提出了一种优化的MP布局规划方法,通过控制宏单元通道空间和标准单元密度大小、固定边界宏单元位置及脚本修复TSMC芯片集成检查(TCIC)违例的方法解决MP技术存在的问题。研究结果表明,优化的MP方式保留了MP技术的性能、功耗和面积(PPA)优势,且相比于传统方式布线长度优化了28%,时序违例优化了65%,功耗优化了609%。该方案可为多宏单元大规模设计的布局规划提供参考。

基于ATE的千级数量管脚FPGA多芯片同测技术

随着超大规模FPGA芯片技术发展,芯片管脚数量提升到1000以上,如何实现超大规模多引脚FPGA芯片高效测试成为ATE在线测试难点。针对一款千级数量管脚超大规模的FPGA芯片,基于FPGA的可编程特性,采用多芯片有效pin功能并行测试和单芯片全pin电性能参数测试相结合的方法进行ATE测试,实现了千级数量管脚FPGA芯片的4芯片同测,测试效率提升3倍多。

扇出型晶圆级封装重布线层互联结构失效分析

本文研制了一批不同尺寸规格的扇出型晶圆级封装结构的菊花链测试芯片样品,对不同几何参数下的样品进行了温度循环试验,并通过金相显微镜、扫描电镜和能谱分析等手段对失效样品进行了失效分析,研究总结了扇出型晶圆级封装重布线层互联结构的失效模式。研究工作可为扇出型晶圆级封装产品的可靠性评估和高可靠应用提供指导。

基于粗细量化并行与TDC混合的CMOS图像传感器列级ADC设计方法

针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

面向超大面阵CMOS图像传感器的全局斜坡一致性校正方法

针对大面阵CMOS图像传感器(CIS)中存在的斜坡信号不一致性问题,该文提出一种用于CMOS图像传感器的斜坡一致性校正方法。该误差校正方法基于误差存储和电平移位思想,在列级读出电路中引入用于存储各列斜坡不一致性误差的存储电容,根据存储的斜坡不一致性误差对各列的斜坡信号进行电平移位,确保斜坡信号的一致性。该文基于55 nm 1P4M CMOS工艺对提出的斜坡一致性校正方法完成了详细电路设计和全面仿真验证。在斜坡信号电压范围为1.4 V,斜坡信号斜率为71.908 V/ms,像素面阵规模为8 192(H)×8 192(V),单个像素尺寸为10μm的设计条件下,该文提出的校正方法将斜坡不一致性误差从7.89 mV降低至36.8μV。斜坡信号的微分非线性(DNL)为+0.001 3/–0.004 LSB,积分非线性(INL)为+0.045/–0.02 LSB,列级固定模式噪声(CFPN)从1.9%降低到0.01%。该文提出的斜坡一致性校正方法在保证斜坡信号高线性度,不显著增加芯片面积和不引入额外功耗的基础上,斜坡不一致性误差降低了99.53%,为高精度CMOS图像传感器的设计提供了一定的理论支撑。

基于热泡喷墨技术制备均匀细胞球的创新方法

细胞球在药物发现、生理病理学研究和组织工程等多个领域发挥重要作用。然而,传统的制造细胞球的方法限制了其应用。本文提出了一种基于热泡喷墨打印技术的系统性方法,称为聚集打印,它可以快速、高通量且低成本地产出均匀尺寸的球体。聚集打印可以在16 min内产出864个直径均匀的细胞球。本文以CHO细胞作为研究对象,仔细分析了打印后的细胞活性。同时,为了提高细胞球体尺寸的均匀性,提出3种优化方法,分别可以将细胞球体直径的变异系数(CV值)降低17.04%~48.38%不等,最后研究了打印后的细胞球培养0、1、4、7 d的生长情况。实验结果充分证明了聚集打印方法在细胞球体制造方面的优势性,本方法也为类器官的制备提供参考。

基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。

基于“承影”GPGPU的张量处理器设计

针对神经网络对算力和通用性的需求进一步扩大,基于开源项目“承影”GPGPU,设计了张量处理器,可以对卷积、通用矩阵乘进行加速。首先,分析现有张量处理器设计方案及其对应算法,与直接进行卷积计算进行对比,分析性能差异。然后,提出基于三维乘法树结构的张量处理器设计,将其部署在Xilinx VCU128开发板上。在VCU128开发板上,张量处理器的工作频率为222 MHz。同时,开发了指数运算单元,辅助完成神经网络运算。在VCU128开发板上的工作频率为159 MHz。最后,利用编写汇编程序的方法,验证张量处理器的功能正确性。引入张量处理器后,预期运行时间明显减少。

改善同塔混压双回直流输电线路电磁环境研究

为了改善高压直流输电线路日益严重的电磁影响,提出混压双回直流输电线路布置的新方案。新方案线路布置通过改变极导线空间几何架构,重构极导线电晕后正负离子的空间分布状态来减弱直流输电线路对环境的电磁影响,研究其电磁环境具有重要意义。本文基于Kaptzov假设,运用COMSOL多物理场耦合计算了新方案和常规布置下直流线路的离子流浓度、合成电场、走廊宽度以及合成电场在不同风速下的变化。结果表明,选择合适的新布置方案可有效改善电磁环境影响,节约输电走廊资源。此外,新方案布置下直流线路特有的低值域不对称电磁环境具有优异的抗风性与稳定性。

考虑多输入转换效应的时序建模

随着集成电路工艺的不断发展,因电路工作主频的提升和工艺偏差影响的加剧,导致多输入转换(MIS)效应对电路静态时序分析的影响愈发不容忽视,使得传统的单输入转换(SIS)模式单元时序建库方式难以规避保持时间和建立时间的违规。为了表征MIS效应在时序分析中的影响,近年来多个MIS延时模型被提出,但目前大多数模型忽略了输入转换时间和负载对MIS效应的影响,因此精度不高。同时这些模型分别对每个单元进行建模,忽略了MIS效应与单元的晶体管级拓扑结构的关系,进一步影响了表征精度且需要较高表征成本。本文提出了一种基于异质图神经网络的MIS单元延时预测框架,将多输入单元的晶体管级拓扑电路建模成为异质图,利用异质图对影响MIS延时因素进行了全面且有效的表征,多个输入门的MIS效应可以训练为统一模型。在16 nm工艺下,该模型在多组多输入单元上进行了验证。实验结果表明,该模型在将建模开销减少至ANN模型所需开销8.8%的情况下,对于单元的平均误差仅为1.19%,相比ANN模型,精度提高了2.05倍。