基于VHDL的一种低功耗新型全数字锁相环设计

为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环(DPLL),用来实现基带信号处理中的码跟踪功能。设计了双边沿触发计数器,并利用电路的冗余特性,降低了系统的功耗。提供了锁相环的仿真结果,并在Altera公司的EP2C20系列FPGA上进行了验证。分析锁相环的性能,结果表明,该锁相环完全能够满足跟踪环路的要求。