射频同步高阶环的设计

文章介绍一种用于射频同步的高阶环设计方法。主要围绕高阶环参数设置与环路稳定性的关系进行了分析,导出了满足稳定性条件的环路参数,同时给出了环路滤波器的数字实现框图,并对整个环路的参数设置进行了计算机仿真验证。

一种电力专用SOC的低功耗小面积ADPLL设计

智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设计,通过控制与反相器并联的三态缓冲器的导通数量控制反相器电流进行频率粗调,使DCO具有1.2~2.6 GHz的调节范围。通过控制与反相器输出端并联逻辑门的导通数量控制其负载电容进行频率细调,并通过基于夹逼原理的控制字搜索算法找到DCO的最佳控制字。仿真结果表明,ADPLL锁定后输出时钟的均方根周期抖动控制在3 ps以内,并且其在55 nm CMOS工艺下的面积仅为60μm×60μm,功耗为1 m W左右。