DRAM研究现状与发展方向

动态随机存取存储器(DRAM)因其高存储密度和成本效益,在现代大规模计算机和超高速通信系统中得到广泛应用。主要介绍动态DRAM的发展历程、关键技术、国内外研究进展以及未来发展方向。首先,介绍了DRAM的分类、基本单元结构、工作原理。其次,详细介绍了DDR SDRAM的关键性能指标以及专用DRAM的发展。然后,介绍了提高DRAM访问速度、容量与密度的创新DRAM架构和技术,以及无电容存储单元结构、3D堆叠DRAM技术以及Rowhammer安全问题及其防御机制。最后,展望了DRAM技术的未来发展方向,阐述了为了应对日益增长的高速、低功耗和高可靠性的存储需求,对现有DRAM技术的进行深入研究和创新的重要性。

一种使用FPGA设计的DRAM控制器

本文比较了设计ＤＲＡＭ控制器的几种方法，指出使用ＦＰＧＡ设计ＤＲＡＭ控制器的优点。并给出一个设计实例，结合其数据流特点。详细描述了使用ＦＰＧＡ设计ＤＲＡＭ控制器的方法。

应用于DRAMs的钛酸锶钡薄膜的研究进展

随着 DRAMs 存储密度的增加,传统材料已不再适用于将来的 DRAMs 技术的发展。在目前研究的新型替代材料中,钛酸锶钡以其优越的介电性能越来越引起人们的关注。介绍了随 DRAMs 的发展趋势,钛酸锶钡薄膜的研究进展,包括其制备方法、研究状况及影响其介电性能的因素,并提出了下一步研究工作中需要解决的几个问题。

利用FPGA实现SDRAM控制器的设计

介绍了SDRAM的工作原理和使用方法。以一个数据通信中实际使用的SDRAM控制器为例,设计了用可编程逻辑器件(FPGA)实现SDRAM控制器的方法,给出了具体实现时需要注意的地方。

基于DRAM的水质模拟不确定性分析和风险决策

将点源作为未知参数,结合一种新的马尔科夫链蒙特卡罗(MCMC)算法——延迟拒绝适应性Metropolis算法(DRAM),对钱塘江支流东阳江许村至义东桥河段的化学需氧量、氨氮、饱和溶解氧等3种指标的水质模型进行了贝叶斯参数估计.DRAM算法兼有延迟拒绝算法和适应性Metropolis算法的优点,且稳定收敛速度更快.基于抽样得到的马尔科夫链,对参数和模型误差项的后验分布进行了量化,并实现了点源的不确定性反演.用这个不确定性模型对污染物质量浓度的后验分布进行模拟,表现了良好的拟合效果.基于马尔科夫链,可对各类情景(如不同的水温、流量或点源排放情况)下的污染物超标风险进行直观的分析和预测,也易于实现敏感性分析.研究结果能帮助管理者制定不同水期的减排和调水风险决策,为钱塘江流域的水污染风险管理提供支持.

基于傅里叶变换红外反射谱的DRAM深沟槽结构测量系统研究

提出了一种基于傅里叶变换红外(FTIR)反射谱的动态随机存储器(DRAM)深沟槽结构测量方法与系统。给出了测量原理与方法,设计了测量系统光路。通过可变光阑调节探测光斑大小并选择合适的入射角,消除了背面杂散光反射干扰的影响,大大提高了信噪比。对DRAM深沟槽样品进行反射光谱图测试与实验研究,表明所述方法与系统能够提取出纳米级精度的深沟槽参数。该技术提供了一种无接触、非破坏、快速、低成本和高精度的深沟槽结构测量新途径,在集成电路制造过程中的在线监测与工艺控制方面具有广阔的应用前景。

大容量DRAM的刷新开销问题及优化技术综述

动态随机存储器(DRAM)具有速度快、密度高、成本低的优势,被广泛应用于计算机的主存.DRAM采用电容作为存储单元,电容电荷的多少表示数字"0"或"1".由于存在漏电现象,电容里的电荷会缓慢流失,造成数据丢失.为保证数据正确性,DRAM采用周期性的刷新操作,在数据丢失前,把数据读出然后重新写入存储单元.刷新操作会阻碍正常访存的执行,造成性能上的开销;同时刷新操作会消耗额外的功耗,带来功耗上的开销.刷新的开销与DRAM密度相关:在过去,当DRAM密度较小时,需要刷新的存储单元数较少,刷新开销很小,并未引起关注;但是,随着摩尔定律的发展,DRAM密度越来越大,目前已发展到千兆比特级别,其刷新周期并没有改善,单位时间内需要刷新的存储单元数越来越多,从而使刷新带来的性能和功耗开销越来越严重.刷新问题目前得到了工业界和学术界的广泛关注.首先介绍了目前DRAM的刷新方式和开销,以及工业界已经实现的一些改进;然后把工业界和学术界提出的众多优化方法分为"减轻刷新操作对访存的阻塞"和"减少不必要的刷新操作"两大类,分别进行了分析和总结;最后给出了关于智能刷新管理的总结和展望.

基于 ispLSI 器件的 DRAM 控制器的设计(一)

对空间应用的大容量固态图像存贮器联试结果进行了分析。为提高系统的集成度和抗干扰性，我们采用了ｉｓｐＬＳＩ器件对该系统的ＤＲＡＭ控制器进行改进设计。详细分析了基于ｉｓｐＬＳＩ器件，利用ＩＳＰＳｙｎａｒｉｏＳｙｓｔｅｍ软件进行设计的过程，并给出了微机上的仿真结果。

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System-on-Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能。

饥饿诱导DRAM介导的自噬与HepG2和Hep3B细胞凋亡的关系

目的探讨饥饿诱导损伤调节自噬调控基因(DRAM)介导的自噬在HepG2细胞和Hep3B细胞凋亡中的作用。方法 HepG2细胞和Hep3B细胞经饥饿处理后,观察DRAM的表达和自噬的发生;利用DRAM小干扰RNA(siRNA)阻断DRAM,观察饥饿诱导的自噬水平;采用Calcein AM/PI染色,观察DRAM siRNA对饥饿引起的细胞凋亡的影响。结果经饥饿处理后12、24、36h,HepG2细胞和Hep3B细胞内DRAMmRNA均显著高于处理前(P﹤0.001),细胞凋亡明显增加(P﹤0.01),但两种细胞系间细胞凋亡计数的差异无统计学意义。DRAM siRNA阻断DRAM的功能后,HepG2和Hep3B细胞自噬减少,但对饥饿引起的细胞凋亡没有明显影响。结论 DRAM参与了饥饿诱导的自噬,可能不是饥饿引起肝癌细胞凋亡的机制。

饥饿诱导DRAM介导的自噬与肝细胞凋亡的关系

目的探讨在饥饿情况下,自噬与正常肝脏细胞凋亡的关系,及凋亡与损伤调节自噬调控基因(dam-age-regulated autophagy modulator,DRAM)介导的自噬之间的关系。方法采用无血清培养基培养正常肝脏细胞系7702细胞36h,采用M30免疫荧光染色观察凋亡,采用免疫印记检测自噬和DRAM基因的表达水平;并用DRAM特异的小干扰RNA(siRNA)阻断DRAM作用后,观察凋亡和自噬的水平。结果和0h相比,在12、24和36h3个时间点,饥饿可明显诱导7702细胞凋亡(P<0.001)。免疫印记结果显示,饥饿后第12、24和36小时的DRAM水平和自噬水平均逐渐增高,两两比较,差异有统计学意义(P<0.05)。用DRAMsiRNA阻断DRAM功能后,在12、24和36h未检测到DRAM的表达,同时凋亡细胞数明显下降(P<0.05)。DRAMsiRNA阻断DRAM功能后,在12、24和36h的自噬水平无明显差异。结论 DRAM介导的自噬可导致正常肝脏细胞凋亡,其对凋亡的影响可能成为肝癌研究的新思路。

基于 ispLSI 器件的 DRAM 控制器的设计(二)

以ＤＲＡＭ控制器的设计为例，介绍了在系统可编程技术。基于美国Ｌａｔｉｃｅ半导体公司的ｉｓｐＬＳＩ器件，提出了ＤＲＡＭ控制器的设计方法，并利用ＩＳＰＳｙｎａｒｉｏＳｙｓ－ｔｅｍ软件对系统进行了仿真。

基于FPGA技术的DRAM分时存取方法

介绍了一种基于现场可编程技术对DRAM进行读写和刷新操作的方法,根据现场可编程器件设计的特点,结合DRAM读写和刷新时序的要求,提出了同步化操作DRAM的思想,给出了具体同步化操作DRAM的实现方法,针对现场可编程器件设计中经常有多模块同时存取DRAM芯片的需求,提出了对DRAM芯片进行分时存取的方法,讨论了该方法的实现机制,结合具体的项目设计,给出了分时存取方法的关键时序,避开了复杂的DRAM控制器,节省了设计资源,简单方便地解决了DRAM操作的仲裁问题。

基于二维数据DRAM访问的缓冲管理器设计

根据DVD数据处理速度的要求和纠错数据块的特征,提出一种基于数据重排的数据访问管理方式,实现高速高效DRAM访问的数据缓冲管理器设计,达到比较高的RS PC行和列译码速度,以实现全程流水线处理的RS PC译码器设计.本设计采用MT4 8LC8M 16A2 ,可以达到二维数据访问方式,其DRAM带宽80Mbyte×16bit/s ,满足RS PC译码4 0Mbyte/s码字处理的缓冲要求,该设计为其他二维结构数据的DRAM访问提供一种可供参考的设计方法,具有很好的实用性.

一种基于电路简化的DRAM逻辑参数提取方法

提出了一种动态随机存储器(DRAM)逻辑参数提取的新方法.利用DRAM在给定一组输入激励波形时只有部分存储单元是活动的以及电路结构很规整的特点,通过去掉不活动存储单元及合并活动Bit线上的负载来简化电路.提出了DRAM逻辑的激励波形生成等算法,减少了逻辑参数提取过程中引入的人为误差.研究表明,新方法能够很好地保持电路原有的功能特性和电气特性,基于此方法测得的逻辑参数有较好的精度,并大大加快了提取速度.

用8031,DRAM和高速A/D实现快速数据采集

介绍了一个用８０３１，ＤＲＡＭ和高速Ａ／Ｄ等芯片构成的快速数据采集系统。该系统使Ａ／Ｄ转换的数据不经ＣＰＵ“中转”，而直接存入ＤＲＡＭ中。它具有硬件结构简单、价格低廉、易实现大容量存储等优点。本系统对模拟信号的采集并将采集数据送入存储器的周期为８μｓ。

基于SRAM和DRAM结构的大容量FIFO的设计与实现

分别基于Hynix公司的SRAM HY64UD16322A和DRAM HY57V281620E,介绍了采用两种不同的RAM结构,通过CPLD来设计并实现大容量FIFO的方法。

DRAM在语音处理系统中的应用

提出在语音处理系统中应用DRAM（dynamic random access memory）作内存，实现语音数据的存储和回放。在分析DRAM特性及其操作时序和DSP（digital signal processor）总线时序基础上，设计了DSP与DRAM接口的硬件和软件。

基于DRAM牺牲Cache的异构内存页迁移机制

当海量数据请求访问异构内存系统时,异构内存页在动态随机存储器(dynamic random access memory, DRAM)和非易失性存储器(non-volatile memory, NVM)之间进行频繁的往返迁移.然而,应用于传统内存页的迁移策略难以适应内存页"冷""热"度的快速动态变化,这使得从DRAM迁移至NVM的"冷"页面可能在短时间内变"热"从而产生大量冗余的迁移操作.当前的相关研究都仅着眼于正在执行迁移的页面而忽视了等待迁移和完成迁移的页面,且判断"冷""热"程度的标准不一,使得冗余的迁移大量产生.因此,提出了一个基于DRAM牺牲Cache的异构内存页迁移机制(VC-HMM),使用非易失性存储器中工艺较为成熟的相变存储器(phase change memory, PCM),通过在DRAM和PCM之间增加一个由DRAM构成的小容量牺牲Cache将系统主存DRAM中变"冷"的页面迁移到牺牲Cache中,以避免主存页面在短时间内再次变"热"而造成的冗余迁移.同时,还使得迁回PCM的部分页面不需要写回,减少PCM存储单元的写入操作次数,延长PCM的使用寿命.另外,对于不同的工作负载,VC-HMM可以自适应设置迁移操作的参数,增加迁移的合理性.实验结果表明:与其他迁移策略(CoinMigrator, MQRA,THMigrator)相比,VC-HMM平均减少了至少62.97%的PCM写操作次数、22.72%的平均访问时延、38.37%的重复迁移操作以及3.40%的系统能耗.

利用内存行激活信息的DRAM行扰动问题研究

随着DRAM存储器制程的发展,存储单元尺寸更小,行扰动成为一个降低DRAM可靠性和暴露安全漏洞的关键性问题。提出一种基于内存行最近激活信息(RACPR)的解决DRAM行扰动问题的方法,主要思想是基于受害行的最近激活信息,利用被动激活操作与专用的主动刷新操作具有相同的防止行扰动的效果,减少不必要的主动刷新操作。提出最近激活计数器(RAC)来跟踪内存行的被动激活信息,并优化RAC的结构和操作,以降低其复杂性和开销。提出的RACPR方法性能开销可忽略,面积成本为0.006%。实验结果表明:与以往的概率方法相比,RACPR方法平均减少75%的主动刷新次数,并提供更好的平均内存访问性能。