基于卷积神经网络的岩渣分类算法及其FPGA加速

全断面岩石掘进机在道路掘进过程中,刀盘挤压切削岩体容易产生刀盘磨损及损坏,从而造成经济损失,因此需要检测刀盘磨损的理论和技术来指导施工。岩渣是掘进过程的直接产物,携带丰富的信息,能够反映当前的施工状况,因此可以通过岩渣识别利用这些信息间接实现对刀盘的监测。提出了一种基于卷积神经网络的岩渣识别算法,在岩渣数据集上实现了96.5%的分类准确率。随后为了便于FPGA硬件部署,提出一种网络压缩方法,将网络规模压缩到原始网络的2.28%,同时分类准确率相比原网络仅下降了0.9%。最后使用OpenCL技术在Intel Arria 10 GX1150平台上实现了算法部署,达到了224.54 GOP/s的吞吐率以及11.23 GOP/s/W的能效比。

国产FPGA上通信基带发端算法设计和系统实现

该文针对国产FPGA上通信基带算法及相关信号处理算法IP核匮乏现状,设计了基于紫光Logos系列FPGA器件的通信基带发端算法;在紫光FPGA缺乏FIR IP核的情况下,经优化设计实现了仅用7个乘法器的60阶FIR成型滤波器;搭建收发测试环境对设计的发端系统进行了测试。测试结果表明,所设计的基于正交调制的发端基带算法和基带系统性能达到主流水平的技术指标要求,实现了首批通信算法和通信系统在国产FPGA器件上的应用。

快速视频去雾改进算法的FPGA实现

内窥镜去雾算法在医疗领域具有广泛应用,为临床医生提供清晰、实时的图像。去雾技术虽然已经取得较大的进步,但去雾算法的复杂度较高,在内窥镜等复杂情况下硬件实现较为困难。为了在硬件上实现内窥镜实时去雾效果,对暗通道先验算法进行改进,降低硬件资源消耗和时间复杂度。该改进算法选择适合硬件的大气光照强度估计值、透射率补偿值以及采用流水线结构实现有雾图像的处理。采用Xilinx的ZYNQ7020实现该算法硬件电路,实时处理分辨率为640×480的视频图像,速度可达到260 fps,消耗LUT仅为1.28 K,寄存器619个单元。实验结果表明,相比于传统算法,改进算法具有处理速度快、功耗低、可移植性强的特点,满足内窥镜需要实时处理视频的要求。

基于三维超混沌映射的图像加密及其FPGA实现

随着信息技术的不断发展,确保信息安全已成为重要问题,而图像作为被广泛使用的多媒体工具,时常面临着泄露的风险,针对该问题提出一种基于三维超混沌映射的图像加密算法。该算法首先构造一个离散三维超混沌系统,此系统相较于传统的混沌系统拥有更好的混沌特性,所生成的序列具有更强的随机性。然后在此序列的基础上对图片进行置乱和扩散:在置乱阶段,通过混沌序列对原始图片的像素点进行索引排序,实现像素置乱;在扩散阶段,使用处理后的混沌序列对置乱图像的像素值进行分层异或,实现像素扩散。软件仿真和性能分析表明,该算法具有较高的安全性和较强的抗干扰能力,最后通过FPGA硬件平台完成图像加密。整个算法包括软件仿真和硬件实现两个部分,能够有效提升学生将理论和实践相结合的能力,增强学生对非线性理论的理解。

基于FPGA的小目标识别分类系统的设计与实现

为了提高小目标识别和分类的实时性,同时降低识别系统的资源消耗,本文提出了一种简易、高效的现场可编程门阵列(Field Programmable Gate Array,FPGA)小目标识别分类系统。该系统首先通过图像预处理消除图像噪点,并采用并行计算提升系统实时性。然后将处理后的图像与模板进行匹配计算得到识别结果,设计的模板匹配电路具有较小的硬件复杂度和较快的处理速度。实验结果表明,本文所提出的识别系统在680×480图像分辨下,可达137.5帧/s的处理速度,实时性强,同时仅消耗了9个块随机存储器(Block Random Access Memory,BRAM)和2个数字信号处理器(Digital Signal Processor,DSP),硬件资源消耗较少,在处理小目标识别和分类问题上有较好的实用价值。

基于FPGA的LVDS总线控制器的设计与实现

为保证在高速、多负载条件下LVDS总线的运行状态和传输速率满足应用需求,基于FPGA设计LVDS总线控制器,协议上优化了LVDS的总线占用方式、信号传输逻辑,并在物理层优化了总线结构以及节点接口。为防止低压差分信号失真以及接口失锁问题,采取信号编码和失锁预防措施,保证信号的稳定,增强总线的可靠性。经验证,该方案可提高总线带负载能力,保持高速率下的可靠传输。

一种基于FPGA的SVPWM硬件架构及其计算速度优化

为了提高七段式两电平SVPWM算法的调制速度并减少逻辑资源的使用量,提出了一种基于FPGA的SVPWM硬件架构。在该硬件架构输入参考电压后,首先,进行基于Clarke逆变换的坐标变换,通过一系列加法运算构建出含有三相占空比的3组中间变量,同时通过2个异或运算从上述硬件布线中得到简化后的2 bit扇区判断条件;然后,根据简化后的2 bit扇区判断条件从以上3组中间变量中筛选出三相占空比,并进行钳位保护,按照自然采样法输出PWM。以上过程形成一个整体,在FPGA中只需3次触发,便能在2个时钟周期内完成从参考电压输入到三相PWM输出的整个过程,有效提高了计算速度。此外,还给出了该硬件架构在不同的FPGA平台下的资源使用情况,与其他方法相比,LUT使用量由至少500个缩减至300个左右,逻辑资源使用量降低。通过仿真与实物试验,验证了所提硬件架构的有效性。

基于FPGA的单光子时间数字转换器设计

针对单光子计数器对高速飞行光子时间测量的高分辨率要求,传统的TDC在时间测量上存在误差较大的不足。本文设计了一种利用FPGA内部逻辑延迟单元Carry4级联构建延迟链的TDC。该方法首先使用子链平均的方式进行数据采样,避免数据“气泡”。其次,结合码密度测试和bin-by-bin校准将各级延迟单元宽度校准至接近均匀宽度,提高系统的测量精度。最后,通过Vivado软件仿真并烧录至ZYNQ7000进行板级测试,实验结果表明,该TDC能够在3 ns的动态时间范围内实现时间分辨率10.91 ps,差分非线性(DNL)范围为[-0.75,1.01]LSB,积分非线性(INL)范围为[-1.74,2.19]LSB。

基于FPGA的自滑动同步法TFT-LCD屏TCON的实现

不同厂家、不同尺寸、不同分辨率的TFT-LCD屏与时序控制器TCON的接口不同,对应不同的差分信号格式。为了适应不同屏的图像显示,需要一种可编程的时序控制器TCON。通过在FPGA芯片上采用自滑动同步法,实现了TFT-LCD屏的TCON系统。该系统从视频处理主板输出的差分信号中提取视频数据,提出通过自滑动同步法使之与同步控制信号对齐;将提取的视频数据转换为源驱动器的输入信号,即mini-LVDS或RSDS格式的差分信号,同时产生门驱动器的时序信号;由源驱动器和门驱动器输出的信号驱动TFT-LCD屏显示图像信号。为了测试TCON的性能,使用两块FPGA电路板进行实验。一块FPGA电路板实现TCON时序控制器;另一块作为TCON的输入测试信号源,用于测试所设计的TCON性能。实验结果显示,所设计的TCON能够从LVDS视频差分数据中正确解析出视频数据,并转换为屏的源驱动器和门驱动器信号,驱动TFT-LCD屏显示视频信号。通过对比分析可知,使用自滑动同步法具有资源消耗少,功耗较低等优点。

基于FPGA的高速Aurora接口通信系统设计

在通信领域和电子工业应用中板级间的高速传输接口设计一直扮演着重要的角色,基于在工程实践中经常要解决高速串行数据传输的问题,设计了一种基于FPGA的实用高速接口通信系统。系统采用Xilinx公司的Kin-tex-7系列芯片,提出一种基于Aurora 64b/66b IP核的高速数据传输方法,详细介绍了Aurora 64b/66b IP核的结构与功能,实现了Aurora 64b/66b IP核的四路10G高速通信,系统通信速率可达40Gbps,并进行了高速接口传输模块设计和连通性功能仿真。

基于FPGA的无线键盘设计与测试

面对机械键盘不易携带、噪声大和造价高的缺点,开发了一款基于人体电容感应和FPGA的无线触控键盘。整个平台由外设系统、FPGA系统和上位机组成。外设系统通过介质及信号采集电路,设计出便捷的键盘或触控板;FPGA系统是Nexys4 DDR型号的FPGA硬件开发平台,把接收到的数据进行处理、发送和监控;上位机包括蓝牙电路及上位机程序,通过蓝牙通信实现键盘对上位机的PPT翻页、文档键入、游戏操控、鼠标移动以及钢琴弹奏等无线控制应用。实践表明,由于外设介质和上位机操控的设计多样化,不仅使平台在广度和深度具有层次性,而且可以调动学生的学习兴趣、培养学生的思考能力、激发学生的创新意识。

基于FPGA的SRCNN模型实现

卷积神经网络图像超分辨率技术(SRCNN)依托神经网络能端对端地实现低分辨率图像到高分辨率图像的重建,但其在实际工程应用中存在计算量大、无法实时实现的问题。设计了一种基于FPGA的去噪神经网络加速优化方法,通过设计卷积计算任务管理器,向卷积核阵列分发计算任务,实现了高效的并行实时计算。还提出了一种Block Ram双端口的访问机制,通过资源复用,降低了存储开销。基于该加速优化技术,搭建了测试平台,实验结果表明,该设计在FPGA主频为250 MHz条件下完成35×100的图像重建平均耗时为70 ms,与OptiPlex 7070相比,速度提升了10倍。

基于FPGA的千兆以太网端口通信设计

针对嵌入式领域中以太网传输速率以及实时性问题,文中提出了一种基于FPGA(Field Programmable Gate Array)的千兆以太网端口通信的设计方案。设计了千兆以太网交换机的转发功能,基于标签转发实现了端对端数据通信。CPU(Central Processing Unit)发出带有标签的数据报文,通过千兆网口输出数据报文,经过RGMII(Reduced Gigabit Media Independent Interface)接口将带标签的数据报文发送给FPGA,FPGA通过内部逻辑判断标签中的输出端口号域并去除标签,从相应千兆网口向连接设备输出数据报文。外设通过千兆网端口输入数据报文,通过SGMII(Serial Gigabit Media Independent Interface)协议将数据报文发送给FPGA,FPGA通过内部逻辑添加标签并轮询输出给CPU,从而实现多个千兆网口连接设备互通。实验结果验证了FPGA逻辑的可行性和有效性,传输速率达到1 Gbit·s-1,报文转发延时小于100μs,报文丢包率为0%,数据传输稳定性较高,满足现有项目的实际需求。

基于FPGA的两阶段配电网拓扑实时辨识算法

对配电网拓扑进行准确的实时辨识是电力系统安全稳定运行的基础,但随着新能源的接入以及配电网规模不断增大,配电网拓扑结构的动态变化愈加频繁且难以辨识。然而,现有配电网拓扑辨识算法所使用的历史数据需要人工对其进行拓扑标注,且拓扑辨识时间长,难以实现配电网拓扑实时辨识。因此,文中提出了一种基于现场可编程逻辑门阵列(FPAG)的两阶段配电网拓扑结构实时辨识算法。该算法不需要预先给出配电网拓扑类别的数量,即可对已有历史数据进行相应的拓扑标注及分类,并且基于FPGA实现了对配电网拓扑的实时辨别。该算法分为2个阶段:第1阶段采用变分贝叶斯高斯混合模型,对已有历史数据进行相应的拓扑标注及分类;第2阶段采用麻雀搜索算法,使得支持向量机快速收敛得到最优参数,以实现对配电网拓扑结构的精准辨识。基于该算法,利用FPGA并行架构以及高速高密度特性建立了实时拓扑结构辨识平台。最后,通过算例分析验证了所提辨识方法的有效性和优越性。

一种FPGA⁃TDC防气泡误差编码器设计

在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码器使抽头延迟链跳变顺序按照时间顺序映射,从而消除气泡误差的影响。利用Xilinx Virtex UltraScale+FPGA对该防气泡误差编码器的有效性进行验证,使用该编码器后,基于双端采样法的抽头延迟链TDC分辨率由3.18 ps提升至1.76 ps。实验结果表明,所提出的防气泡误差编码器能够解决气泡误差导致的延迟单元失效的问题,避免分辨率的损失。

基于FPGA的SM4算法高效实现方案

针对SM4算法的FPGA实现方案存在数据处理速度不够高和逻辑资源占用过高的问题,提出了基于现场可编程门阵列(FPGA)的高性能、低资源消耗的SM4算法实现方案。所提方案采用循环密钥扩展与32级流水线加解密相结合的架构,循环密钥扩展的方式降低了逻辑资源消耗,32级流水线加解密的方式提高了数据吞吐率。同时,所提方案采用代数式S盒并通过合并线性运算以及在不可约多项式的合并矩阵中筛选最优矩阵运算的方式进一步减少S盒变换的运算量,从而达到降低逻辑资源占用与提高工程数据吞吐率的目的。测试结果显示,该方案比现有最佳方案在数据吞吐率上提升了43%,且资源占用率降低了10%。

异步BiSS-C协议的FPGA解码

为了在BiSS-C协议的处理器设备(Master,MA)时钟和现场可编程门阵列(Field Programmable Gate Array,FPGA)时钟异步的情况下获得BiSS-C协议传输的数据,提出一种异步时钟下FPGA解码BiSS-C协议的实现方法。首先,在FPGA中对BiSS-C传输的编码器数据进行16倍采样,用状态机解码BiSS-C数据,并对数据进行循环冗余校验(Cyclic Redundancy Check,CRC)。其次,在ModelSim中对FPGA软件进行仿真,对状态机的功能、FPGA软件的数据判读能力进行验证。最后,搭建光栅编码器数据采集系统,对FPGA的解码效果进行验证。仿真结果和试验结果表明:在异步时钟下FPGA能正确解码BiSS-C协议传输数据,解码得到的编码器角度位置误差不大于0.1'',误码率低、解码精度高。

雷达对抗中基于FPGA输入分块重映射的数据处理方法

雷达对抗中,干扰机侦收雷达的信号,经AD采样后输入FPGA进行处理并产生干扰信号。FPGA平台利用Xilinx等官方提供的FFTIP核对高速ADC输出的数据进行FFT处理时,需要进行“并行-串行”的数据预处理,降低了处理速度,同时也没有对FPGA内部资源进行最大化利用。基于以上问题,提出一种基于FPGA输入分块重映射的数据处理方法。该方法通过数据输入重映射模块将输入雷达数据优化为并行分块的数据流格式,再通过FFT蝶形网络输出离散傅里叶变换数据,最后进行并行结果输出。试验证明,本方法能有效节省FPGA的运算时间,提高雷达数据处理速度,优化利用了FPGA内部资源,具有实时性好、灵活性高的特点。

一种基于FPGA的深度神经网络硬件加速器系统

深度神经网络目标检测算法计算复杂度高、模型复杂,对硬件平台的算力有很高需求,针对以上问题,设计了一种基于现场可编程门阵列(field programmable gate array,FPGA)芯片的硬件专用加速器.通过软硬件协同方法,设计具有高并行度及深度流水的片上架构,并使用模型量化、结构优化等方法对神经网络模型进行优化.在所设计的加速器系统中进行神经网络目标检测算法的部署,实现了高数据吞吐率、低功率消耗的FPGA神经网络计算,且模型精度损失低于1.2%,为在低能耗嵌入式平台上部署深度神经网络目标检测算法提供了有效解决方案,可广泛应用于机载、星载智能计算设备.

基于FPGA的排序加速方法综述

对于FPGA排序加速来说,各类性能指标的选取与优化至关重要,如延时、吞吐率、功耗、硬件利用率和带宽利用率等.梳理了性能驱动下的排序加速发展脉络,在数据规模、数据类型、算法支持、软硬件协同和新型硬件等方面均取得了进展;分析了在设计、实现、测试等各不同阶段所面临的问题及优化策略,其中归并排序因其自身优良的硬件并行性、可扩展性和控制逻辑简单等特性成为主流.排序加速是与特定应用场景深度绑定的架构设计,进一步从数据库系统加速角度出发,针对数据库排序所面临的资源竞争、数据组织方式、特有操作以及用户请求多样性等问题,分析了其所进行的架构调整.最后针对现有研究的问题及缺陷,从分布式排序加速、数据处理器、高层次综合辅助工具链等方面对未来的发展方向进行了展望.