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改进型booth华莱士树的低功耗、高速并行乘法器的设计
被引量:
5
1
作者
王定
余宁梅
+1 位作者
张玉伦
宋连国
《电子器件》
CAS
2007年第1期252-255,共4页
采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成...
采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered0.35μmCOMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81ns,面积为14329.74门,功耗为24.69mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.
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关键词
乘法器
BOOTH编码
华莱士树
(
k
:
2
)
压缩器
最终加法器
分割算法
下载PDF
职称材料
题名
改进型booth华莱士树的低功耗、高速并行乘法器的设计
被引量:
5
1
作者
王定
余宁梅
张玉伦
宋连国
机构
西安理工大学电子工程系
出处
《电子器件》
CAS
2007年第1期252-255,共4页
文摘
采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered0.35μmCOMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81ns,面积为14329.74门,功耗为24.69mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.
关键词
乘法器
BOOTH编码
华莱士树
(
k
:
2
)
压缩器
最终加法器
分割算法
Keywords
multiplier
booth encoder
wallace tree
(
k
.
2
) compressors
final adder
partition method
分类号
TN944 [电子电信—信号与信息处理]
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题名
作者
出处
发文年
被引量
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1
改进型booth华莱士树的低功耗、高速并行乘法器的设计
王定
余宁梅
张玉伦
宋连国
《电子器件》
CAS
2007
5
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