基于FPGA的异步FIFO缓存数据溢出控制系统

为获取更高效、稳定的缓存数据控制方法,设计基于现场可编程门阵列(field programmable gate array,FPGA)的异步FIFO缓存数据溢出控制系统。设计存储控制方案,得到基于FPGA的系统硬件;建立缓存数据存储溢出模型,得到数据节点剩余能量的最小值最大化求解,在函数模型下判断存储数据是否溢出;设计数据溢出控制算法,得到缓存数据溢出控制系统的软件。分别对数据溢出的监测性能与控制性能进行测试。实验结果表明:使用该方法剩余的能耗较高,可见该方法对于缓存数据的监测与控制性能均较好。

基于Chisel语言的异步FIFO设计及验证

采用敏捷硬件开发语言Chisel,对数字系统设计中经常使用的异步先进先出(FIFO)进行设计,使用Chisel语言特性提高了设计效率和质量。使用ChiselTest框架对所设计的异步FIFO进行基本功能仿真验证,使用通用验证方法学(UVM)进行更加完备的功能仿真验证,再使用QuartusⅡ软件进行逻辑综合。对比使用Chisel语言与使用传统硬件描述语言(HDL)设计的异步FIFO综合结果,结果表明,使用传统HDL语言设计的异步FIFO消耗了50个组合逻辑单元,而使用Chisel语言设计的异步FIFO,综合后仅消耗了39个组合逻辑单元。

基于STM32与异步FIFO的乒乓模式高速数据采集系统设计

针对电力行业光纤光栅传感器数据采集速率不足、功耗高等问题,设计了一种基于STM32与异步FIFO的高速数据采集系统。该系统以STM32为核心,通过采用TIADC结构来实现双通道交替采样,提高了系统采样率;各通道内利用两片异步FIFO实现乒乓缓存技术,完成了信号数据的高速存储与实时处理,并通过WIFI通信将数据传输到上位机。试验证明:该数据采样系统实现了低功耗的高速数据采集,存储深度为16 K,最高采样率可达200 Msample/s,可满足电力行业工程需求。

基于无锁FIFO队列的CAN总线数据采集系统

针对在CAN总线数据量大的应用场景下,CAN总线记录仪实车数据采集数据丢帧的问题及人工操作PC搭配CAN分析仪采集实车数据流程繁琐的问题,基于无锁FIFO队列算法设计了以STM32为核心控制器的CAN总线数据采集系统。系统分为软件和硬件两个部分:软件部分运用无锁FIFO队列算法,可根据CAN总线数据量的大小自适应调整队列缓冲区的大小,优化后可避免数据帧丢失;硬件部分以STM32为平台,搭载Micro SD卡模块,实现了无需人工操作使总线实车数据的采集脱离PC设备。经验证表明,该系统方案避免了CAN总线实车数据采集过程中数据丢帧问题,简化了实车数据采集流程,提高了实车数据采集效率。

基于磁悬浮织针阵列异步FIFO模块设计

针对磁悬浮织针阵列系统数据高速、实时传输的需求,结合磁悬浮织针阵列模型定义织针驱动数据格式,并依据循环队列原理在FPGA设计软件中设计异步FIFO缓存模块。利用其独特的环形结构特性,帮助数据传输系统实现驱动数据的高速传输。为避免数据溢出造成数据传输错误情况的出现,在FIFO模块中加入空、满判断功能。仿真结果表明,该FIFO模块能够实现多路磁悬浮织针的驱动数据高速缓存,并及时反馈循环队列中数据存取情况,验证了该方案实现磁悬浮织针横机数据高速传输的有效性与可行性。

异步FIFO抗SEU设计

在高空高能粒子的影响下,航天或航空电子设计中广泛使用的异步FIFO容易产生单粒子翻转,从而导致功能紊乱甚至失效。因此在面向航天或航空的高安全电子设计中需采用容错设计来提高异步FIFO电路的抗辐射能力。但传统的三模冗余设计应用于异步FIFO时有一定的局限性,会出现由指针错误引起的某一通道的数据持续出错、跨时钟域导致的输出数据不同步等降低三模冗余防护能力的问题。针对该问题,文中提出适用于异步FIFO的新的电路结构及三模冗余方案。经仿真证明,采用新三模冗余方案构建的异步FIFO在辐射环境下能快速纠正指针错误,同步三路冗余数据,使其具有更高的单粒子防护效果。

使用排队论模型对FIFO深度的研究

长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。

动态参数模型确定SoC中异步FIFO深度的方法

针对超大规模集成电路和片上系统设计中确定异步FIFO浓度的问题,根据异步FIFO运行时的属性提出FIFO动态参数模型,该模型包括FIFO饱和度、写入端和读出端数据传输率及上溢/下溢频率。在该模型的基础之上,分析异步FIFO的深度与动态参数之间的关系,采用功能仿真方法确定片上系统中异步模块之间数据传输所需FIFO的深度。对典型实例的分析表明,采用这种方法能够在保证系统数据通信性能的前提下,获得最小的FIFO深度,优化系统资源的使用。

基于FIFO的色选机分选系统设计

针对以处理器为核心的多通道色选机色选信号延时精度低、一致性差和连续信号丢失等缺点,设计了以现场可编程逻辑门阵列(Field-Programmable Gate Array,FPGA)为控制核心的色选机分选系统。该系统通过485总线与人机界面实现参数和系统状态的实时传递;利用FPGA程序并行执行的特点实现检测信号串并转换;把FPGA内部RAM配置成同步先入先出存储器(First Input First Output,FIFO),并利用FIFO数据先入先出的特点实现多路检测信号的精确无损延时,并行产生多路分选脉冲信号。仿真和实验结果表明,该设计满足多通道、高产量、高检出率、高精度的色选机对分选系统的要求,显著提高了色选机的检出水平和产量。

PCI总线双向FIFO缓冲并行通信的实现

介绍一种基于 PCI总线、带有 FIFO缓冲器的处理机间高速双向并行通信机制 ,给出了并行通信接口电路、处理机间的同步控制逻辑及其软件控制流程。

井下声波数据压缩系统中FIFO深度的研究

在现代井下声波数据实时无损压缩系统中,广泛采用异步FIFO来解决模块间异步时钟域同步的问题。为了在提高系统工作效率的同时节省硬件资源,FIFO深度选取问题就更加突出。提出了一种基于随机服务系统理论的异步FIFO模型,同时结合压缩系统中哈希桶深的概率分布特性,计算出了异步FIFO深度,从而为实时硬件压缩系统的时序设计提供了理论支撑。

基于FIFO技术的数据采集系统研究

数据采集系统[1]是工业CT[1](Industrial Computed Tomography--ICT)的重要组成部分,保证数据采集系统工作的稳定、可靠和一致性,对于研制和改进其质量和提高工业CT整体性能有着重要的意义.在Windows操作系统下,程序查询的教据传输方式会因为其它程序的中断造成数据丢失,针对这一问题,对工业CT的数据采集系统进行了设计与研究[3].将程序查询方式改为中断方式,在计数逻辑电路的数据通道前端加上FIFO缓存,从而保证了数据采集和传输的可靠和稳定性.

基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现

为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8～256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。

片上网络FIFOs的内建自测试方法研究

片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。

基于FPGA的高速数据存储系统中FIFO控制的设计

介绍了一种高速CCD相机数据存储中的FIFO缓存控制的方法。利用FPGA对高速数据存储系统中的FIFO缓存器进行控制,在QuartusⅡ开发平台上进行设计仿真,结果表明数据流和IDE硬盘之间的存储速率得到匹配,数据实时存储到硬盘中,为后期的数据处理提供了原始数据,同时也为存储系统的设计提供了参考。

基于FPGA视频和图像处理系统的FIFO缓存技术

通过研究视频图像处理和视频图像帧格式以及FIFO缓存技术,提出了基于FPGA的视频图像处理系统设计。该设计运用帧间差分法、同步FIFO缓存设计,有效避免了图像处理系统设计中亚稳态和异步信号处理等时序性难题,实现了视频图像序列的动态目标检测系统设计。ChipScope在线逻辑分析结果表明,所设计的系统具有实时的视频图像处理性能,与基于外接存储器缓存的系统设计相比较,稳定性更高,实时性更好,功耗更低。

基于有色Petri网的FIFO栈建模与优化

先入先出FIFO栈在智能仪器及测试系统中起着重要作用。针对FIFO栈设计缺乏理论指导和严格数学验证的问题,提出采用有色Petri网(CP-net)来建模和优化FIFO栈。提出了一种FIFO栈设计模型,FIFO栈的入栈口和出栈口固定但容量可变。应用建模、仿真工具CPN Tools对FIFO栈的动态运行过程进行建模、仿真和分析,并在此基础上,对FIFO栈模型进行了优化。采用Verilog HDL在现场可编程逻辑门阵列FPGA上具体实现了FIFO栈的硬件电路。仿真结果和实际应用表明,该设计模型是活的、公平的、安全的和高效的。

基于高速FIFO的远程图像数据采集存储系统

针对图像信号数据容量大、速度快的传输特点,设计了基于高速缓存FIFO的远程图像数据采集存储系统。硬件系统采用FPGA作为中央控制单元,IDT72V285作为图像数据的高速缓存FIFO,用以采集、编帧、传输和存储两路图像信号,最终通过计算机回读数据,并实现对图像数据的还原处理。高速缓存FIFO设计、FLASH写入和数据远程读取是整个系统的关键部分。经试验验证,该图像数据采集存储系统性能稳定,数据存储可靠,满足实际测试要求。

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。