随着片上系统(System on Chip,SoC)复杂度和集成度的提高,其对验证效率的要求也不断提高。传统的瀑布形式的系统设计流程中,各个开发子过程顺序执行。为了将功能模块开发与系统架构验证并行开展以缩短项目的交付时间,提出了一种利用通...随着片上系统(System on Chip,SoC)复杂度和集成度的提高,其对验证效率的要求也不断提高。传统的瀑布形式的系统设计流程中,各个开发子过程顺序执行。为了将功能模块开发与系统架构验证并行开展以缩短项目的交付时间,提出了一种利用通用验证方法学(Universal Verification Methodology,UVM)验证IP(Verification IP,VIP)进行SoC外设组件快速建模的方法。使用事务级建模(Transaction-Level Modeling,TLM)模型模拟硬件行为代替未开发完成的功能模块产生数据流,使得在设计早期系统架构搭建完成后能更早地开展系统级测试,帮助评估总线架构性能和功能,提高验证效率。以网络处理器芯片中的数据转发模块为例,对SoC外设组件的建模方法进行了介绍,在系统级测试中进行了仿真验证。展开更多
随着片上系统(System on Chip,SoC)芯片规模与功能复杂度的膨胀,硬件加速器已成为大规模SoC的重要组成部分。为了缩短产品交付时间,有必要开发硬件加速器仿真模型,以在SoC设计初期支撑架构的探索与评估。在对硬件加速器的特点与建模需...随着片上系统(System on Chip,SoC)芯片规模与功能复杂度的膨胀,硬件加速器已成为大规模SoC的重要组成部分。为了缩短产品交付时间,有必要开发硬件加速器仿真模型,以在SoC设计初期支撑架构的探索与评估。在对硬件加速器的特点与建模需求进行分析的基础上,提出一种基于AXI验证IP(Verification IP,VIP)、SystemVerilog信箱和旗语的硬件加速器建模方法。该方法支持完备的总线协议特性,同时支持多个处理引擎的并行处理与乱序输出。以实际SoC项目中的通信基带加速器为例,对提出的建模方法进行介绍,并进行相应的系统级仿真与分析。所提出的建模方法可实现对硬件加速器总线行为的高效建模,能够有力支撑SoC验证以及系统架构评估,缩短项目的开发周期。展开更多
文摘随着片上系统(System on Chip,SoC)芯片规模与功能复杂度的膨胀,硬件加速器已成为大规模SoC的重要组成部分。为了缩短产品交付时间,有必要开发硬件加速器仿真模型,以在SoC设计初期支撑架构的探索与评估。在对硬件加速器的特点与建模需求进行分析的基础上,提出一种基于AXI验证IP(Verification IP,VIP)、SystemVerilog信箱和旗语的硬件加速器建模方法。该方法支持完备的总线协议特性,同时支持多个处理引擎的并行处理与乱序输出。以实际SoC项目中的通信基带加速器为例,对提出的建模方法进行介绍,并进行相应的系统级仿真与分析。所提出的建模方法可实现对硬件加速器总线行为的高效建模,能够有力支撑SoC验证以及系统架构评估,缩短项目的开发周期。