基于TSPC的4/5双模前置分频器设计

针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz^2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。

基于E-TSPC技术的10 GHz低功耗多模分频器的设计

基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。

一种高性能低功耗CMOS分频器电路设计

对低功耗CMOS数字系统设计中分频器电路设计问题,基于中芯国际0.18μm混合工艺,设计了一个基于真单相时钟结构的二分频单元,并通过将二分频单元多级串联实现26分频比的分频器电路。对电路的瞬态仿真结果表明:在500 MHz输入频率下,分频器可以分别实现2分频、4分频、8分频、16分频、32分频、64分频的信号输出,对应电路静态功耗为23.7μW。由于版图的电源线VDD、GND采用了双U型结构,避免了芯片面积浪费,每个二分频单元的版图面积仅为18×5.4μm2。基于版图的后仿真结果验证了该电路的功能正确性。

2.4GHz动态CMOS分频器的设计

对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesinglephaseclock)和E-TSPC(extendedTSPC)技术的前置双模分频器电路。该分频器大大提高了工作频率,采用0.6μmCMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW。

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。

基于能量恢复的单相功率时钟触发器及其应用

介绍了一种基于能量恢复的单相功率时钟触发器。该触发器的输入信号和输出信号均为方波,因此可以直接与传统的组合逻辑级联。该触发器仅需要14个晶体管,远少于传统触发器中晶体管的数目。仿真结果显示,在0.18μm工艺下,电源电压为1.2 V,时钟频率为200 MHz,开关活动率为50%时,与传统的触发器相比该能量恢复触发器可以节省31%的功耗。为了验证该触发器的功能,在0.18μm工艺下进行了电路设计,测试结果显示该触发器还可以在低电压下正常工作。

一种自参考的可变分辨率片上抖动测量系统

提出了一种基于游标延时链结构的可变分辨率片上时钟抖动测量系统.为消除外部参考时钟引入的误差,利用单周期延时模块实现了自参考抖动测量设计.游标延时链由数字可控延时单元构成,测量分辨率可通过选择信号进行设置.数据读出部分采用真单相时钟D触发器,实现了高速时钟测量.与传统方法相比,此方法无需参考时钟,测量频率范围大,测量分辨率高且可以灵活设置.系统采用0.13μm CMOS工艺设计,电源电压为1.5V.后仿结果表明该系统可测量时钟频率范围为100～800 MHz,最高分辨率可达5.71ps,最大测量量程可达1.4ns.

一种新的2.45GHz频率综合器设计与实现

提出了一种新的基于数字FLL的高速、低功耗2.45GHz频率综合器结构,它由鉴频器、数字控制电路、电流控制振荡器组成.它采用高速鉴频器对振荡器输出信号计数实现鉴频,数字控制电路根据鉴频结果调节振荡器输出信号频率来实现输出信号频率与目标频率的锁定.高速分频器基于异步计数结构,降低了内部模块工作频率,使得系统性能稳定;数字控制电路采用逐次逼近算法,使得锁定速度快;基于差分电流饥饿延迟单元的电流控制振荡器采用电流-电容双控模式,使得输出频率调节范围宽、精度高.该电路结构简单,易于实现,版图面积为13 200μm2.在0.18μm工艺下,仿真结果显示,其锁定时间为14μs;输出频率调节范围为1~4.5GHz;输出频率锁定2.450GHz;功耗为4.622mW.

低功耗宽频频率源设计

针对通讯设备中对高速、低功耗频率源的需求,设计了一款片上集成VCO的频率源芯片。为了减小频率源芯片的功耗,N分频器采用了TSPC结构,而压控振荡器采用了可控尾电流的双负阻结构。同时为了弥补TSPC结构所带来的工作频率不高的缺点,设计了一个二分频器,将VCO输出信号降频之后,再作为N分频器的输入信号;最终采用0.13μm的RF CMOS工艺实现了一个频率覆盖范围4.8～8.0GHz、功耗不超过100mW的频率源芯片,经过实际测试,在闭环状态下,芯片输出信号6.5GHz和8GHz时,在1kHz频偏处的相位噪声分-90dBc/Hz和-86dBc/Hz,整体功耗为85mW(@8GHz)。

USB3.0中五分频电路设计

基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路,适用于USB 3.0物理层中时钟频率的五分频转换,且输出占空比基本满足50%,仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率,此时功耗为1.9 mW,采用TSPC电路构建的分频器可稳定工作在10 GHz输入时钟频率,此时功耗为0.2 mW,2种分频电路都满足USB 3.0规范要求,完全达到预期目标。

基于条件预充电技术的低功耗真单相时钟触发器

基于条件预充电技术,设计了一种高速低功耗真单相时钟触发器。在存在冗余开关活动的关键路径中,通过增加场效应管和控制条件,控制内部节点的冗余预充电活动;通过消除冗余结构,消除冗余的场效应管,从而改善电路结构,降低功耗和总功耗延时积。通用电路分析程序(simulation program with integrated circuit emphasis,HSPICE)仿真结果表明,在100 MHz的工作频率与低阈值电压下,触发器功耗低至158.6127 nW、总功耗延时积低至0.048735 fJ,电路具有正确的逻辑功能,且在功耗、延迟方面均优于近几年提出的电路。

基于CMOS工艺的9GHz~18GHz宽带高速多模分频器设计

在毫米波锁相环频率合成器中,压控振荡器输出的高频信号通常需要经过预分频后输入至多模分频器进行连续整数分频,而提高多模分频器的工作频率以减少预分频器级数可以提高锁相环系统的相位噪声性能。为实现高频环境下的连续整数分频功能,介绍了一种基于55nm CMOS工艺的9GHz~18GHz宽带高速可编程多模分频器的设计。该设计采用多级2/3分频器级联结构,通过控制有效的级联级数扩展分频范围,使之可实现16~524287连续分频比,通过采用电流模逻辑和扩展真单相时钟技术提高了工作频率。完成了版图绘制和寄生参数的提取仿真,后仿真结果显示,整体电路实现了9GHz~18GHz的工作频率范围。当输入信号被分频至100MHz输出时,相位噪声约为-142dBc/Hz@1kHz,具有高频率、大带宽、低相位噪声的优点。