超声波电源中数字鉴相器设计

超声波电源系统中电压电流相位差测量精度影响着换能器振幅稳定性以及系统工作效率。目前基于异或门原理,采用分立数字芯片实现鉴相的方案,存在信号调理电路复杂、线性范围小、精度低等问题。为提高电压电流鉴相精度,该文提出了一种数字鉴相器设计。该数字鉴相器采用正交解调原理鉴相,并使用坐标旋转数字算法在FPGA上实现了鉴相器的设计,简化了电路,减少了杂散信号的干扰。经过Modelsim仿真测试表明在30 dB信噪比条件下鉴相误差为0.21°,最后经过实验测试,数字鉴相器鉴相最大误差绝对值为0:256°,提高了测量精度。

卫星导航接收机延迟锁定环鉴相器有限字长分析

码相位鉴别器作为延迟锁定环的主要组成部分,其性能直接影响了接收机伪码的跟踪精度。针对输入信号有限字长效应对鉴相器性能的影响,提出一种新的基于信号统计特性的分析方法,分析了归一化早迟幅度鉴相器输入信号有限字长对输出性能的影响。理论分析和仿真结果表明,字长效应在输入信号高信噪比下比低信噪比时明显,随着信噪比的增加,由有限字长导致的伪码跟踪精度损失将增加,而当输入信号采用4bit以上的量化时,字长效应对伪码跟踪性能的影响将可忽略。该结论可用于指导接收机低功耗小型化设计。

卫星导航接收机鉴相器有限字长效应研究

卫星导航接收机跟踪信号的能力取决于锁相环的跟踪精度,相位鉴别器在锁相环设计中具有重要地位。针对点积鉴相器和二象限反正切鉴相器在输入信号有限字长效应下,对鉴相器性能的影响问题,建立了鉴相器有限字长误差模型。通过理论推导输入信号的统计特性,计算得到鉴相器输入信号均值和方差表达式,并分析了有限字长对鉴相器的均值和方差、收敛区间和鉴别增益的影响情况。由理论和仿真验证,得出了鉴相器在输入信号有效位数3比特以上时,对环路跟踪精度没有影响的结论。

一种新型高精度DLL鉴相器设计

本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求.

一种高性能鉴频鉴相器的设计

分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前后开关管各节点处的电压保持不变,从而消除了电荷共享的影响,减小了鉴相器的输出杂散。仿真结果表明相比于传统鉴相器结构,该鉴频鉴相器有效抑制了电荷共享问题,电荷泵开关管开启时的充放电电流尖峰大大减小了,鉴相前后的电压波动小于200μV,脉冲尖峰仅为3.07 mV,有效降低了鉴频鉴相器的输出杂散。

低相位噪声、宽带宽、高频率数字鉴频鉴相器设计

介绍了一种改进的鉴频鉴相器,采用延时电路和复位电路分开设计,D触发器工作在并行方式,电路能够同时进行置位和复位,使复位延时为0,电路将不会进入禁态,并且在输入端加入分频器。因此能使其工作带宽达到±2π,降低了相位噪声和功耗,提高了工作频率,而且可以消除由于两路输入信号的占空比不同所带来的噪声。最后,利用Cadence Spectre在0.18μm工艺下进行了仿真,对结果进行了验证。

一个简单鉴频鉴相器结构实现的快速锁定低抖动锁相环(英文)

用简单的鉴频鉴相器结构实现了一个快锁定低抖动的锁相环.鉴频鉴相器仅仅由两个异或门组成,它可以同时获得低抖动和快锁定的性能.锁相环中的电压控制振荡器由四级环形振荡器来实现,每级单元电路工作在相同的频率,并提供45°的相移.芯片用0.18μmCMOS工艺来实现.PLL输出的中心频率为5GHz,在偏离中心频率500kHz处,测量的相位噪声为-102.6dBc/Hz.锁相环的捕获范围为280MHz,RMS抖动为2.06ps.电源电压为1.8V时,功耗仅为21.6mW(不包括输出缓冲).

微波鉴相器的模拟研究

直接在微波频段上论述了肖特基势垒二极管单平衡、双平衡鉴相器的鉴相原理,给出了这两种鉴相器的近似理论鉴相特性解析式,然后模拟了它们的鉴相特性曲线和功率分配耦合器端口特性,模拟的结果与理论得到结论是一致的,最后对二极管单平衡、双平衡微波鉴相器进行了简要的总结.与传统的基于频率变换法的微波鉴相器相比,二极管单平衡、双平衡微波鉴相器的结构简单,整个结构可制成平面集成电路,与GaAs衬底的MMIC工艺兼容.

双边沿鉴频鉴相器的设计

一本文提出了用ＥＰＬＤ芯片实现高分辨率的双边沿鉴频鉴相器，从而解决了锁相伺服系统的高精度问题。

利用象增强器构成光电相关鉴相器面阵的研究

本文介绍了利用阴极可控的微通道板象增强器构成面阵型光电相关鉴相器的原理，采用了方波与正弦波相关的方案，在微通道板象增强器的光电阴极加上方波门控电压，把它作为参考信号，测量具有相位差的同频正弦波光信号，研究了它的一些基本特性。

单比特量化软件接收机中的鲁棒数字鉴相器

提出一种新的应用于单比特量化软件接收机中的鉴相器——鲁棒数字鉴相器。与已有的数字鉴相器不同,提出的鉴相器是对I、Q两路的载波相位分别进行估计,再进行线性融合,从而提供了比数字鉴相器更好的精度和鲁棒性。分析与仿真结果表明,无论是在高信噪比还是低信噪比环境下,在单比特量化接收机中,提出的鉴相器估计精度均优于传统的反正切鉴相器和数字鉴相器,具有良好的性能和鲁棒性。

锁相环中克服非理想因素的鉴相器和电荷泵设计

讨论了锁相环中鉴相器和电荷泵中非理想因素及其克服方法。电路设计采用SMIC0.18μm CMOS工艺和Cadence Spectre仿真器。通过在重置反馈路径上加入延迟单元的方法来消除鉴相器的死区。比较了两种传统电荷泵电路的设计方法,通过加入ReplicaBias电路和单位增益运放,实现了上下电流的高匹配性。

一种新型的高性能鉴频鉴相器

文章在常用的几种数字PFD的性能缺陷分析基础上,通过对原有鉴频鉴相器的电路结构进行重新设计,提出了一种新型的无“过充”的预充式边沿触发的鉴频鉴相器,该电路可以实现鉴相性能无“死区”,具有优良的鉴频鉴相线性度和较高的鉴频鉴相灵敏度,电路结构相对简单。电路设计基于1stSILICON2.5V0.25μmCMOS工艺。用Hspice对电路进行仿真,结果显示电路可以工作在1GHz以上频率的应用环境下。相比已有的几种常用鉴频鉴相器,该电路综合性能优越。

锁相环中鉴相器的设计与仿真

根据软件无线电技术的特点和锁相环的基本原理,对常用的3种鉴相方法原理进行了分析与总结。将3种鉴相法分别应用到Costas环中,通过MATLAB在不同信噪比下对锁相环进行仿真,并从锁相精度和速度2个方面对锁相环的性能进行比较。仿真结果表明在相同的信噪比下,采用了不同鉴相法的锁相环表现不尽相同,这说明在一定条件下锁相环中鉴相器可以实现最优。最后针对比较结果总结出3种鉴相法的一般使用准则,可以节省设计时间,提高开发效率。

X波段高功率微波脉冲鉴相器设计与实现

为满足高功率微波技术对信号相位差测量的应用需求,设计一种微波脉冲鉴相器,实现X波段脉冲信号相位差的准确测量。鉴相器基于I/Q解调原理,采用无需外加电源供电的双平衡电路结构,以微带电路的形式设计同相功分器和分支线电桥,结合贴片式混频器将两路待测信号进行正交混频,得到与待测相位差相关的电脉冲。电路设计中采用宽带电路结构,扩展使用带宽;结合全电磁仿真对各信号传输通路的相位一致性进行分析计算,避免电路出现初相误差;采用低通滤波器滤除高次谐波干扰,提高鉴相准确度,最后制作实物样机并进行性能测试。测试结果表明,该鉴相器能够实现百纳秒级微波脉冲信号的相位测量,动态范围达到10 d B,最大承受功率22 d Bm,测量误差<5°。

利用FPGA延时链实现鉴相器时钟数据恢复

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差。根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定。环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到。经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下。

激光测距中数字鉴相器的设计

相位法激光测距广泛应用于距离测量,尤其是短距离测量领域,测距系统的测量精度和速度主要取决于鉴相器的设计,为提高鉴相器的测量精度和速度,本文给出了一种新型数字鉴相器。通过加入反馈电路控制信号调制器,只需一组鉴相器即可实现激光发射信号与接收信号相位差的测量。调整CIC滤波器的参数,最大限度地提高滤波器输出信号的信噪比。对CORDIC算法进行优化,不仅扩展了测量范围,而且提高了测量精度和速度。本文使用Matlab对该数字鉴相器进行了性能评估,并在FPGA上实现了该数字鉴相器,与传统的数字鉴相器相比,测量精度和速度都有较大的提高,同时也降低了设计成本。

用于电磁感应阻抗测量的高精度鉴相器

根据反馈原理,采用乘法器设计和实现了一个用于电磁感应阻抗测量的高精度鉴相器。当激励频率为 50KHz时,鉴相器的相位灵敏度△Vq/△φ=11．46V/rad;输出端噪声的标准差 STD(△φ[rad])=1．42×10-4rad;输出端的信噪比 SNR＝41．842dB;系统响应时间为 3s。

一种基于FPGA的多通道复用鉴相器的设计与实现

针对导航接收机中多通道鉴相器资源占用较多与生产成本较高的问题,提出了一种基于FPGA的多通道复用鉴相器方案。该方案通过仲裁单元与FIFO缓存器对多通道相关结果进行仲裁与缓存,首先将多通道并行结果缓存排序为单通道串行结果,随后将FIFO中的串行结果输入到鉴相器中,最终使多通道复用同一鉴相器进行计算与处理。整个跟踪环路中的鉴相器个数由原来的每一通道配置一个变为多个通道复用一个,从而降低了资源占用与生产成本。

基于LabVIEW的模拟鉴相器仿真实验研究

针对模拟鉴相器软件设计中采样率与信号频率的关系问题,文中利用LabVIEW建立了模拟鉴相器的时域模型与单边带傅里叶变换等软件VI,并进行了仿真实验研究。实验结果表明,模拟鉴相器的正弦模型只有满足输入信号采样率与反馈信号采样率相等的条件下才能正常运行;采样率FS与max[f_i,f_0]之比越大失真越小;傅里叶变换中正弦模型包含了f_i+f_0与f_i-f_0频率分量、相位模型含有f_i-f_0频率分量,但是幅值与F_S无关。