星地链路高速数传系统的研究

针对现代卫星通信对带宽和性能需求,设计了一种高性能、高频谱利用率的基于群集频分复用技术的高速卫星数传系统。分析了系统在高动态、大多普勒频移信道下的技术难点,采用了群集传输模式,大幅增加系统带宽降低发射峰均比,提出一种大范围的载波捕获方法,设计了收发射系统的技术方案和发射功放预失真校正方案。对系统性能进行了仿真验证,结果表明在900KHz多普勒频移下可稳定跟踪并解调,在动态情况下系统性能与理想QPSK只存在1dB的损失。

全数字化高速数传解调器的设计与实现

针对千兆量级高速数传信号解调器,给出一种全数字化解调方案。在FPGA中采用并行结构实现下变频、载波恢复、时钟恢复以及信道均衡。测试结果表明,该方案能有效的实现信息速率2 400 Mbps高速数传信号解调,解调损失小于2 d B。

高速数传信号角跟踪及误差分析

论述了高速数传信号跟踪角误差信号调制、解调原理,给出了高速数传信号角跟踪系统设计方案,在此基础上,对高速数传信号跟踪误差进行了分析,并在实际工程中对跟踪误差进行了纪录统计,统计结果符合设计预期。

群时延特性对卫星高速数传中继系统的影响

主要关注线性和抛物线特性的群时延对高速数传系统的影响，在分析了群时延特性的概念后，设计了具有仿真要求的群时延滤波器，建立模型对系统进行了仿真，得出了线性和抛物线特性的群时延对系统接收端信噪比恶化的影响，为整个系统的均衡程度提出了指标要求和参考。

基于LDPC码的超短波高速数传系统性能研究

为满足超短波高速数传系统的性能要求,对发送序列进行LDPC编码,并选取修正最小和译码算法进行译码。通过自适应均衡技术消除多径干扰,并将接收机分为DFE均衡器和LDPC译码器两部分。基于Matlab仿真平台,构建超短波高速数传系统仿真模型,对典型VHF信道模型下的传输性能进行仿真及分析。仿真结果表明,准循环LDPC码在中高码率下仍能获得较大的编码增益,基于LDPC码的超短波高速数传系统可获得优异的传输性能,具有良好的工程应用前景。

精密测距与高速数传一体化信道设计

针对精密测距和高速数传一体化信道的应用需求,首先给出了总体设计方案,即利用高级在轨系统(AOS)空间链路层协议提供的相关业务,采用双向转发式测距伪码。针对基带转发模式提出了三种具体的实现方案,经过详细的理论分析和仿真,全面地分析了各种方案的优缺点,并指出了各自的适用范围。

19.2 kbps高速数传技术在负荷管理系统中的应用

针对目前南京地区230MHz专网终端数量多、GPRS公网无线信道通信效果差、通信盲区较多的问题,采用最新通信技术,将230MHz负荷管理系统数据通信速率提高到19.2kbps以解决主站站点的容量限制问题,打开系统的发展空间;采用智能路由技术,解决基站覆盖盲区的信号采集问题,并实现路由的自动维护;通过增加终端上线过程以方便调试。实际运行效果表明,以上技术措施较好地解决了目前大型负荷管理系统中存在的由于终端数量过多导致数据巡测时间不够、终端数量发展受限的问题,并有效实现了基站覆盖区域内盲区或盲点终端的可靠通信。

宽带8PSK解调高速数传接收机设计

受卫星信道热噪声、多普勒、畸变影响,传统八进制相位键控(8PSK)接收机性能不佳,速率不高,较少应用于航天测控通信系统。针对这一问题,设计并实现了一种基于FPGA的航天测控系统宽带8PSK解调高速数传接收机,采用Gardner算法实现时钟恢复,利用基于最大似然估计的鉴相算法完成载波同步,并用分数间隔的并行恒模均衡算法提高接收性能。该技术已应用于某接收系统并实现了600Mb/s 8PSK信号解调,误码率在1×10-3～1×10-8之间时,解调损失与理论值不超过2dB。宽带8PSK解调高速数传接收机可为我国二代中继系统提供支持。

高速数传X波段发射机的设计与实现

就卫星数据传输通道中采用微波直接调制技术的优点与传统中频调制再上变频方式作了比较 ;介绍了X波段发射机一体化的概念 ;详细介绍了高速X波段发射机的组成原理、设计和实现方法 ;最后给出了测试结果。

600Mbit／s高速数传数字中频接收机DFT结构设计

针对速率600Mbit／s的高速数据传输且频带有效的QPSK调制解调，提出一种片上系统实现的宽带数字中频接收机DFT并行结构，其突出特点是在频率域上实现平方根升余弦特性的匹配滤波和符号同步的定时恢复校正。

基于Turbo乘积码的超短波高速数传系统性能研究

为满足超短波高速数传系统性能要求,将QPSK调制方式与Turbo乘积码相结合,借助自适应均衡技术消除多径干扰的影响,并将接收机分为DFE均衡器和TPC译码器两部分。基于MATLAB仿真平台,构建超短波高速数传系统仿真模型,对典型场景下的系统传输性能进行了仿真及分析。仿真结果表明,Turbo乘积码在中高码率下仍能获得较大的编码增益,基于Turbo乘积码的超短波高速数传系统可获得良好的传输性能。

高速数传基带接收低轨卫星数据闪锁异常分析

针对某卫星工程应用中出现的卫星过顶时高速数传基带闪锁问题,基于低轨卫星的高动态二阶多普勒特性,分析得出了数传基带载波跟踪环路带宽过窄是造成帧同步闪锁的原因,通过增加环路带宽的方法实现三阶跟踪环路稳定接收高动态低轨卫星数据的能力,通过模拟测试得出了结论,在不高于600Mbps速率QPSK、OQPSK调制方式下载波跟踪环路均可稳定跟踪。

星地链路高速数传系统快时变信道估计方法

针对星地链路高速数传系统中应用的时域同步正交频分复用(TDS-OFDM)技术,提出快时变信道估计方法及其改进方法。两种方法分别利用帧头求得帧头中一个或两个时间点的信道冲激响应,结合相邻两帧的信道变化率拟合整个帧体时间段的信道响应。利用帧头求信道响应不仅能适应TDS-OFDM结构,而且不存在频域导频系统中由于导频非均匀分布带来的能量泄漏。仿真结果表明,两种信道估计方法,特别是改进方法,能在更大的多普勒频率环境下,很好地拟合快时变信道的变化,在多径快时变信道下性能优越。

基于三路同源时钟的TLK2711高速数传接口设计

随着卫星载荷相机的分辨率不断提升,其获取的图像数据量也迅速增加,如何将载荷数据高速且可靠地传输至后端设备处理是当前所需要解决的问题。本文在高速SERDES接口芯片TLK2711和三路同源时钟的工作原理上进行研究应用,针对星载TLK2711高速数传链路中出现的传输误码等问题做出了分析,提出了一种基于三路同源时钟的高速数传接口设计,并对该高速数传接口具体设计做了详细描述。首先分析原始方案,即无外部参考时钟的FPGA向TLK2711输出时钟信号的缺点,并在原方案基础提出改进方案,在原电路基础上加入三路同源时钟为FPGA和TLK2711提供参考时钟。深入分析了误码率产生的原因及影响,从而提出了最佳相位检测和RS编码,并对其在高速数传接口应用的可行性进行了验证。对接口设计进行验证,实验结果表明,采用TLK2711高速数传接口可实现高达2.5 Gbit/s的数据传输,相比较于原始方案,基于三路同源时钟的TLK2711高速数传接口设计数据时钟抖动下降59.5%,采用的RS编码纠错能力强,使得CRC错误数大幅度降低,显著降低了误码率,硬件实现简单,增强了接口的工作稳定性。

采用CPCI总线的通用高速数传接收机

针对高速数传技术的快速发展和广泛应用,提出了一种DSP实现CPCI总线的高速数传通用接收机实现方案。该设计兼容模数混合和全数字硬件输入接口,采用ADC采样率在线设置和程序动态加载技术,可实时完成对不同码速率和不同调制编码方式数据源的解调译码。对450Mbit/s和600Mbit/s两种高速数传性能进行了测试,结果表明其接收机解调损失分别小于1 dB和1.5 dB,满足工程应用需求。

基于高速数传率时的卫星通信调制体制的设计

本文结合卫星通信的特点 ,综合考虑高速数传系统的特殊要求 ,比较了数字或模拟调制的优缺点 ,对几种常见的调制方式分别从功率利用率、频带利用率、实现复杂度等方面进行了比较 ,得出较为适合的调制方式。最后 。

卫星高速数传通道设计及其性能仿真分析

数传通道设计是数传系统设计的重要内容。结合当前数传系统应用和研究的实际情况,对数传通道设计中的几个重要问题进行了分析,并结合常见设计思路和实际工程参数给出了仿真结果,对工程实践具有一定参考意义。

基于联合映射的高速数传发射机设计及其查找表法实现

根据高速数传发射机的要求,提出基于联合映射的高速卫星发射机设计及基于查找表的FPGA（Field Programmable Gate Array,现场可编程门阵列）硬件实现方案.该方法将发射机中数字部分的TCM编码和成形滤波一起设计,将多个卷积相乘项相加后再量化,减少了量化次数,提高了量化信噪比.并根据FPGA芯片内部结构设计硬件实现方案,符合SOC（System of Chip）的趋势.用片内的BLOCKRAM精心设计查找表,在XILINX公司25万门芯片VIRTEX2-250中就能实现此方案。MODELSIM的时序仿真结果表明可支持高达200Mbit/s的数据.文章结尾针对未来更高速率的高速数传发射机给出了一种通用硬件实现方法。

高速数传中改进的CIC滤波器的仿真与实现

随着卫星通信技术的发展,高速数传技术应用也越来越广泛。在高速数传接收机数字下变频的设计中,并行梳状滤波器(CIC滤波器)对信号的抽取与滤波起到重要的作用。信号通过CIC滤波器后仍需要接入低通滤波器才能达到预期的效果。而并行高速滤波器需要较多的FPGA资源。主要对改进后的CIC滤波器进行仿真验证,然后进行FPGA实现,结果表明修改后的CIC滤波器在保证降速速率不变情况下,不增加低通滤波器,满足后续数字信号处理要求,节省了FPGA实现资源。

一种高速数传接收机的高效维特比译码结构设计

在高速数传接收机中,通常采用并行解调结构,解调后的数据以多路并行的方式送给译码单元,因此对应的译码也需采用相应的结构。本文设计了一种并行的维特比译码架构,降低现场可编程阵列(FPGA)器件的处理速率,以适应高速接收机的应用。