基于0.18μm CMOS工艺开发了抗总剂量辐射加固技术,制备的1.8 V NMOS器件常态性能良好,器件在500 krad(Si)剂量点时,阈值电压与关态漏电流无明显变化。研究器件的热载流子效应,采用体电流Isub/漏电流Id模型评估器件的HCI寿命,寿命达到5...基于0.18μm CMOS工艺开发了抗总剂量辐射加固技术,制备的1.8 V NMOS器件常态性能良好,器件在500 krad(Si)剂量点时,阈值电压与关态漏电流无明显变化。研究器件的热载流子效应,采用体电流Isub/漏电流Id模型评估器件的HCI寿命,寿命达到5.75年,满足在1.1 Vdd电压下工作寿命大于0.2年的规范要求。探索总剂量辐射效应与热载流子效应的耦合作用,对比辐照与非辐照器件的热载流子损伤,器件经辐照并退火后,受到的热载流子影响变弱。评估加固工艺对器件HCI可靠性的影响,结果表明场区总剂量加固工艺并不会造成热载流子损伤加剧的问题。展开更多
研究表明,0.18μm BCD工艺中SAB膜的厚度对Logic EE IP的数据保持力特性有重大影响。SAB膜越厚,Logic EE IP的数据保持力特性越好;如果SAB膜厚度小于一定尺寸,那么Logic EE IP的数据保持力将会失效。因此适当的SAB膜厚度对保证Logic EE...研究表明,0.18μm BCD工艺中SAB膜的厚度对Logic EE IP的数据保持力特性有重大影响。SAB膜越厚,Logic EE IP的数据保持力特性越好;如果SAB膜厚度小于一定尺寸,那么Logic EE IP的数据保持力将会失效。因此适当的SAB膜厚度对保证Logic EE IP的数据保持力通过合格性测试非常重要。主要研究在标准工艺条件下,通过3种SAB膜厚(标准厚度55 nm、80 nm和100 nm)、老衬底(标准厚度55 nm)、新衬底延长清洗时间(标准厚度55 nm)以及新衬底新生长材料的SAB膜(标准厚度55 nm)等试验,最终确定了在华虹宏力0.18μm BCD工艺平台上,当SAB膜厚度为100 nm时,Logic EE IP核的数据保持力通过了JEDEC标准的合格性测试。展开更多
In this paper, a new voltage-mode (VM), all-pass filter utilizing two second-generation current conveyors and tow differential difference current conveyors (DDCCs) is proposed. This filter uses a number of passive ele...In this paper, a new voltage-mode (VM), all-pass filter utilizing two second-generation current conveyors and tow differential difference current conveyors (DDCCs) is proposed. This filter uses a number of passive elements grounded capacitor. This structure of filter is used to realize a quadrature oscillator. The proposed circuits employ tow optimized differential difference translinear second generation current conveyers (DDCCII). These structures are simulated using the spice simulation in the ADS software and CMOS 0.18 μm process of TSMC technology to confirm the theory. The pole frequency can be tuned in the range of [11.6 - 39.6 MHz] by a simple variation of a DC current.展开更多
设计了一种输出电压可调的带隙基准源,其基于TSMC 0.18μm工艺,采用Cadence进行仿真验证。仿真结果显示,带隙基准源电压源在–25^+100℃内,温度系数为29×10–6/℃,电源抑制比PRSS在低频下为63 d B。在1.8 V的电源工作电压下,其输...设计了一种输出电压可调的带隙基准源,其基于TSMC 0.18μm工艺,采用Cadence进行仿真验证。仿真结果显示,带隙基准源电压源在–25^+100℃内,温度系数为29×10–6/℃,电源抑制比PRSS在低频下为63 d B。在1.8 V的电源工作电压下,其输出电压为750 m V,电压可调节范围约20%,即从600 m V至900 m V,其输出电压可调的特性,使得其使用范围扩大。展开更多
文摘设计了一款应用于相控阵雷达系统,工作频段8 GHz^12 GHz,中心频率为10 GHz的5位数字移相器,该移相器采用UMC 0.18μm标准CMOS工艺设计实现.五位移相单元分别为11.25°、22.5°、45°、90°和180°,其中180°移相单元采用高-低通滤波器型结构,其余移相单元采用低通π型滤波器结构.通过合理选择参数模型和拓扑结构,优化版图布局设计,实现了电路性能并给出仿真结果.在工作频率范围内,32种移相状态的相位均方根误差<1.08°,幅度均方根误差<1.14 d B,插入损耗值保持在14 d B^20 d B范围内,版图尺寸为2.85×1.15 mm2.
文摘研究表明,0.18μm BCD工艺中SAB膜的厚度对Logic EE IP的数据保持力特性有重大影响。SAB膜越厚,Logic EE IP的数据保持力特性越好;如果SAB膜厚度小于一定尺寸,那么Logic EE IP的数据保持力将会失效。因此适当的SAB膜厚度对保证Logic EE IP的数据保持力通过合格性测试非常重要。主要研究在标准工艺条件下,通过3种SAB膜厚(标准厚度55 nm、80 nm和100 nm)、老衬底(标准厚度55 nm)、新衬底延长清洗时间(标准厚度55 nm)以及新衬底新生长材料的SAB膜(标准厚度55 nm)等试验,最终确定了在华虹宏力0.18μm BCD工艺平台上,当SAB膜厚度为100 nm时,Logic EE IP核的数据保持力通过了JEDEC标准的合格性测试。
文摘In this paper, a new voltage-mode (VM), all-pass filter utilizing two second-generation current conveyors and tow differential difference current conveyors (DDCCs) is proposed. This filter uses a number of passive elements grounded capacitor. This structure of filter is used to realize a quadrature oscillator. The proposed circuits employ tow optimized differential difference translinear second generation current conveyers (DDCCII). These structures are simulated using the spice simulation in the ADS software and CMOS 0.18 μm process of TSMC technology to confirm the theory. The pole frequency can be tuned in the range of [11.6 - 39.6 MHz] by a simple variation of a DC current.
文摘设计了一种输出电压可调的带隙基准源,其基于TSMC 0.18μm工艺,采用Cadence进行仿真验证。仿真结果显示,带隙基准源电压源在–25^+100℃内,温度系数为29×10–6/℃,电源抑制比PRSS在低频下为63 d B。在1.8 V的电源工作电压下,其输出电压为750 m V,电压可调节范围约20%,即从600 m V至900 m V,其输出电压可调的特性,使得其使用范围扩大。
