3D-TSV封装技术

3D-TSV封装技术是实现多功能、高性能、高可靠且更轻、更薄、更小的系统级封装最有效的技术途径之一。3D-TSV封装关键技术包括:通孔制作、通孔薄膜淀积、磁控溅射、通孔填充、铜化学机械研磨、超薄晶圆减薄、芯片/晶圆叠层键合等。阐述了每种关键技术的工艺原理、技术特点、应用范围及发展前景,关键设备、关键材料以及TSV在三维封装技术中的应用。

3D IC-TSV技术与可靠性研究

对三维(3 Dimension,3D)堆叠集成电路的硅通孔(Through Silicon Via,TSV)互连技术进行了详细的介绍,阐述了TSV的关键技术与工艺,比如对准、键合、晶圆减薄、通孔刻蚀、铜大马士革工艺等。着重对TSV可靠性分析的重要性、研究现状和热应力分析方面进行了介绍。以传热分析为例,实现简单TSV模型的热仿真分析和理论计算。最后介绍了TSV技术市场化动态和未来展望。

一种基于分压电路的绑定后TSV测试方法

对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分压电路的TSV绑定后测试方法。该方法设计了一种分压电路,进行泄漏故障测试时可以形成一条无分支的电流路径,有效提高了对泄漏故障的测试能力。此外,该方法测试开路故障和泄漏故障时的电流路径不会相互干扰,可以同时测试相邻TSV的开路故障和泄漏故障。实验结果表明,该方法可以测试10 kΩ以下的弱泄漏故障,并且在工艺偏差下依然能够保持较高的测试能力。相比同类测试方法,该方法所需面积开销更小,所需总测试时间更少。

3D-IC类同轴屏蔽型TSV的热力响应分析及结构优化

硅通孔(TSV)是解决三维集成电路(3D-IC)互连延迟问题的关键技术之一。TSV内部结构的变形失效,大多是由循环温度载荷产生的交变应力引起的。从信号完整性角度考虑,建立了接地TSV形状分别为圆柱形和椭圆柱形的类同轴屏蔽型TSV模型。基于最大Mises应力准则,对比分析了循环温度载荷对2种类同轴屏蔽型TSV热应力-应变的影响及最大应力点的主要失效形式。最后综合考虑TSV的几何参数对导体和凸块危险点Mises应力的影响,对椭圆柱形类同轴屏蔽型TSV结构进行多目标优化,将2种最优结构中2个危险点的Mises应力分别降低15.10%、17.18%和18.89%、6.74%。为提高TSV热可靠性的优化设计提供参考。

硅通孔三维堆叠芯片可靠性标准研究

针对硅通孔(TSV)三维堆叠芯片在微电子封装领域面临的可靠性挑战,阐述了TSV三维堆叠的工艺流程,分析了TSV孔的制造、芯片减薄、三维键合和组装等关键工艺环节对可靠性的影响,并探讨了TSV孔的质量和可靠性等问题。基于当前TSV三维堆叠芯片的可靠性标准,明确了可靠性应力试验条件与推荐的检测方法,为提升TSV三维堆叠芯片的可靠性和制造效率提供科学依据和实践策略,促进技术的优化与升级。

3D封装及其最新研究进展

介绍了3D封装的主要形式和分类。将实现3D互连的方法分为引线键合、倒装芯片、硅通孔、薄膜导线等,并对它们的优缺点进行了分析。围绕凸点技术、金属化、芯片减薄及清洁、散热及电路性能、嵌入式工艺、低温互连工艺等,重点阐述了3D互连工艺的最新研究成果。结合行业背景和国内外专家学者的研究,指出3D封装主要面临的是散热和工艺兼容性等问题,提出应尽快形成统一的行业标准和系统的评价检测体系,同时指出对穿透硅通孔(TSV)互连工艺的研究是未来研究工作的重点和热点。

3D堆叠技术及TSV技术

介绍了3D堆叠技术及其发展现状,探讨了W2W(Wafer to wafer)及D2W(Die to wafer)等3D堆叠方案的优缺点,并重点讨论了垂直互连的穿透硅通孔TSV(Through silicon via)互连工艺的关键技术,探讨了先通孔、中通孔及后通孔的工艺流程及特点,介绍了TSV的市场前景和发展路线图。3D堆叠技术及TSV技术已经成为微电子领域研究的热点,是微电子技术及MEMS技术未来发展的必然趋势,也是实现混合集成微系统的关键技术之一。

TSV数量限制下的3D NoC测试优化方法

针对TSV数量限制下的3D No C测试,如何在功耗约束条件下充分利用有限的TSV资源快速地完成3D No C测试,这属于NP难问题,采用基于云模型的进化算法对有限的TSV资源进行位置寻优,以及对通信资源进行分配研究,在满足功耗约束以及路径不冲突条件下调度测试数据,以实现芯核的最大化并行测试,减少测试时间。以ITC’02测试标准电路作为实验对象,实验结果表明,本文方法可以有效地进行TSV的位置寻优以及资源的合理分配,从而提高TSV利用率,减少测试时间。

用于3D封装的带TSV的超薄芯片新型制作方法

提出了一种应用于3D封装的带有硅通孔(TSV)的超薄芯片的制作方法。具体方法为通过刻蚀对硅晶圆打孔和局部减薄,然后进行表面微加工,最后从硅晶圆上分离出超薄芯片。利用两种不同的工艺实现了TSV的制作和硅晶圆局部减薄,一种是利用深反应离子刻蚀(DRIE)依次打孔和背面减薄,另一种是先利用KOH溶液湿法腐蚀局部减薄,再利用DRIE刻蚀打孔。通过实验优化了KOH和异丙醇(IPA)的质量分数分别为40%和10%。这种方法的优点在于制作出的超薄芯片翘曲度相较于CMP减薄的小,而且两个表面都可以进行表面微加工,使集成度提高。利用这种方法已经在实验室制作出了厚50μm的带TSV的超薄芯片,表面粗糙度达到0.02μm,并无孔洞地电镀填满TSV,然后在两面都制作了凸点,在表面进行了光刻、溅射和剥离等表面微加工工艺。实验结果证实了该方法的可行性。

含TSV结构的3D封装多层堆叠Cu/Sn键合技术

研究了利用Cu/Sn对含硅通孔(TSV)结构的多层芯片堆叠键合技术。采用刻蚀和电镀等工艺,制备出含TSV结构的待键合芯片,采用扫描电子显微镜(SEM)对TSV形貌和填充效果进行了分析。研究了Cu/Sn低温键合机理,对其工艺进行了优化,得到键合温度280℃、键合时间30 s、退火温度260℃和退火时间10 min的最佳工艺条件。最后重点分析了多层堆叠Cu/Sn键合技术,采用能谱仪(EDS)分析确定键合层中Cu和Sn的原子数比例。研究了Cu层和Sn层厚度对堆叠键合过程的影响,获得了10层芯片堆叠键合样品。采用拉力测试仪和四探针法分别测试了键合样品的力学和电学性能,同时进行了高温测试和高温高湿测试,结果表明键合质量满足含TSV结构的三维封装要求。

基于云模型进化算法的硅通孔数量受约束的3D NoC测试规划研究

针对硅通孔(TSV)价格昂贵、占用芯片面积大等问题,该文采用基于云模型的进化算法对TSV数量受约束的3维片上网络(3D No C)进行测试规划研究,以优化测试时间,并探讨TSV的分配对3D No C测试的影响,进一步优化3D No C在测试模式下的TSV数量。该方法将基于云模型的进化算法、小生境技术以及遗传算法的杂交技术结合起来,有效运用遗传、优胜劣汰以及保持群落的多样性等理念,以提高算法的寻优速度和寻优精度。研究结果表明,该算法既能有效避免陷入局部最优解,又能提高全局寻优能力和收敛速度,缩短了测试时间,并且优化了3D No C的测试TSV数量,提高了TSV的利用率。

3D堆叠芯片硅通孔容错设计

3D堆叠芯片采用硅通孔(Through-Silicon Vias,TSVs)技术垂直连接多个裸晶(die),具有较高的芯片性能和较低的互连损耗,引起工业界和学术界的广泛关注。随着3D芯片堆叠层数的增加,一个TSV小故障都可能导致成本的大幅度增加和芯片良率的大幅度降低。TSV的密度与故障的发生概率有着密切的关系,TSV密度较大时,其发生故障的概率就会增大。为了减少故障产生的概率,提高良率,提出一种以密度为导向的TSV容错结构,首先将TSV平面分成多个密度区间,密度较大区间的信号TSV被分配较多的修复TSV,但同时此区间上设计尽量少的修复TSV,以减少此区间内总的TSV密度。理论分析和实验结果均表明该方法可以有效地减少故障发生的概率,并对故障TSV进行修补,同时具有较小的硬件代价。

基于改进量子进化算法的3D NoC测试TSV优化

针对硅通孔(through-silicon-via,TSV)的生产成本高,占用面积大等问题,首先对三维片上网络(3D NoC)进行测试规划研究,将测试规划得到的最短测试时间作为约束条件,采用改进的量子进化算法优化测试占用的TSV数量,将各层的TSV按照需求进行配置,并将TSV合理有效地分配给各个内核,以在有限的TSV数量下,降低硬件开销,提高利用率,同时,探讨TSV的分配对测试时间的影响。算法中,引入量子旋转门旋转角动态调整策略和量子变异策略,以提高算法的全局寻优能力和收敛速度,避免陷入局部最优解。将ITC’02基准电路作为仿真实验对象,由实验结果可得,本算法能够快速地收敛到最佳解,有效的减小了测试时间,优化了TSV数量,提高了TSV的利用率。

基于粒子群算法的多约束3D NoC协同测试规划

为了提高三维片上网络(3D NoC)资源内核的测试效率,对多约束下的3D NoC进行测试规划。在硅通孔(TSV)数量、功耗以及带宽约束下,分别将TSV位置、IP核测试数据分配作为两个寻优变量,利用离散粒子群算法协同进化,以减少测试时间并提高TSV利用率。在算法中引入全局次优极值对粒子进行指导,提高全局搜索能力;并通过自适应参数调整策略增加种群多样性,从而改善粒子搜索的停滞现象。以国际标准测试集ITC'02中的电路作为仿真对象,仿真结果表明,算法能够有效地完成在多约束下对TSV位置的寻优并合理分配通信资源,缩短了测试时间,提高了TSV利用率。

一种3D堆叠集成电路中间绑定测试时间优化方案

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势.

新型的3D堆叠封装制备工艺及其实验测试

为了满足超大规模集成电路（VLSI）芯片高性能、多功能、小尺寸和低功耗的需求，采用了一种基于贯穿硅通孔（TSV）技术的3D堆叠式封装模型。先用深反应离子刻蚀法（DRIE）形成通孔，然后利用离子化金属电浆（IMP）溅镀法填充通孔，最后用Cu／Sn混合凸点互连芯片和基板，从而形成了3D堆叠式封装的制备工艺样本。对该样本的接触电阻进行了实验测试，结果表明，100μm^2Cu／Sn混合凸点接触电阻约为6．7mΩ，高90μm的斜通孔电阻在20～30mΩ，该模型在高达10GHz的频率下具有良好的机械和电气性能。

射频微系统2.5D/3D封装技术发展与应用

2.5D/3D封装技术是满足未来射频系统更高集成度、更高性能、更高工作频率需求的主要手段。文中介绍了目前微系统2.5D/3D封装技术的发展趋势及硅通孔(TSV)、微凸点/铜柱、圆片级封装等先进的高密度封装技术,并关注了2.5D/3D封装技术在射频微系统领域的应用及挑战,为射频微系统集成封装技术研究提供参考。

考虑硅衬底效应的基于TSV的3D-IC电源分配网络建模

基于硅通孔TSV的3D-IC在电源分配网络PDN中引入了新的结构——TSV,另外,3D堆叠使得硅衬底效应成为不可忽略的因素,因此为3D-IC建立PDN模型必须要考虑TSV以及硅衬底效应。为基于TSV的3D-IC建立了一个考虑硅衬底效应的3DPDN模型,该模型由P/G TSV对模型和片上PDN模型组成。P/G TSV对模型是在已有模型基础上,引入bump和接触孔的RLGC集总模型而建立的,该模型可以更好地体现P/G TSV对的电学特性;片上PDN模型则是基于Pak J S提出的模型,通过共形映射法将硅衬底效应引入单元模块模型而建立的,该模型可以有效地反映硅衬底对PDN电学特性的影响。经实验表明,建立的3DPDN模型可以有效、快速地估算3D-IC PDN阻抗。

3D SoC测试结构优化与测试调度的博弈模型

硅通孔技术是实现三维系统芯片的一种新兴的方法.而作为测试基础,测试访问机制和测试外壳则方便了三维系统芯片模块化测试,测试结构优化问题是研究的热点.提出基于博弈论的3D SoC测试结构优化技术,使基于核的三维系统芯片测试时间最少,TAM带宽最大,并且满足TSV数目约束.提出的方法利用二人合作博弈论方法的优点,对测试结构和测试调度问题进行建模,给出了基于博弈实现3D SoC测试结构优化的算法.用ITC02 SoC测试基准电路搭建成堆叠SoC,并在其上对提出的算法进行了模拟.实验结果显示,与之前的2D IC上开发的方法相比较,本文提出的测试结构优化与测试调度方法结果更优越.

硅通孔三维互连与集成技术

随着电子技术的高速发展,更高密度、更小型化、更高集成化以及更高性能的封装需求给半导体制造业提出了新的挑战。由于物理限制,芯片的功能密度已达到二维封装技术的极限,不能再通过减小线宽来满足高性能、低功耗和高信号传输速度的要求;同时,开发先进节点技术的时间和成本很难控制,该技术的成熟需要相当长的时间。摩尔定律已经变得不可持续。为了延续和超越摩尔定律,芯片立体堆叠式的三维硅通孔(TSV)技术已成为人们关注的焦点。综述了TSV结构及其制造工艺,并对业内典型的TSV应用技术进行了分析和总结。