65nm工艺下基于PCI Express2.0协议的物理编码子层设计

设计了一种应用于PCI Express2.0协议的物理编码子层,可以与物理媒介连接子层共同构成独立的物理层芯片。本文从面积与功耗方面对8b10b编解码的两种实现方法进行比较;并设计了复位控制器、头字符检测电路、时钟补偿弹性缓冲器、内建自测试等电路。全部电路在SMIC 65nm CMOS工艺下综合,SS工艺角、工作频率500MHz条件下芯片面积为5500μm2,动态功耗为2.74mW。