基于ACEX1K30的HIRFL-CSRe高精度线性插值异步FIFO

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。

基于FPGA的直接数字频率合成器的设计和实现

介绍了利用Altera的FPGA器件(ACEXEP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。

基于AD9854的高精度高频信号发生器

本文介绍利用ACEX1K50控制AD9854的高频信号发生器,他的特点在于精度高并可以快速的对事例触发做出反应,以保证输出频率的稳定,本设计应用于兰州重离子加速器冷却储存环,作为主环加速腔高频腔体的信号处理及控制单元。

基于FPGA的简单CPU设计

FPGA是现场可编程门阵列(FieldProgrammableGateArray)的简称。本文以简单实用的16位CPU的设计为例,介绍了Altera公司的ACEX1K嵌入式现场可编程门阵列器件的自顶向下设计方法,给出了ACEX1K嵌入式可编程器件在Max+plusⅡ环境下对16位CPU的仿真实现。