基于AD9501串联的顺序等效时间采样设计

顺序等效时间采样中要求高分辨率和宽延时范围的可编程数字延时电路。针对单片8位可编程脉冲延时芯片AD9501用于顺序等效时间采样时只能采集256个数据点和延时分辨率不便调整的不足,提出了将两个AD9501进行串联的设计,通过设置合适的器件外部延时参数,可以将两片8位可编程脉冲延时芯片等效成一片16位可编程脉冲延时芯片,再利用FPGA控制11位延时数据在16位延时数据总线上的位置,实现了3.2GS/s～100GS/s等效采样率、2K存储深度的可变顺序等效时间采样功能。对于测试中发现的延时不准确问题,分析和验证了其中的原因,并给出了改进措施。

数字延时器AD9501的性能及其应用

简要介绍AD9501数字可编程延时器的基本工作原理及应用实例。

精密延时电路在高速数据采集系统的研究

介绍了数字可编程精密延时器AD9501内部线性斜波发生器的精密延时电路原理,以AD9501为延时核心器件设计了精密延时电路,并设计了AD9501的完全复位电路,所设计的延时电路能达到10 ps,实验证明,本数据采集系统精度高,通过等效采样技术能采集到30 GHz的高频地质雷达反射波信号,在测控领域具有重要的理论和实践意义。

高速数据采集系统中精密延时电路的研究

介绍了数字可编程精密延时器AD9501内部线性斜波发生器的精密延时电路原理,以AD9501为延时核心器件设计了精密延时电路,并设计了AD9501的完全复位电路,所设计的延时电路能达到10ps,实验证明,本数据采集系统精度高,通过等效采样技术能采集到30GHz的高频地质雷达反射波信号,在测控领域具有重要的理论和实践意义。

像增强器程控电路设计

使用像增强型电荷耦合器件(intensified charge coupled device,ICCD)相机系统时,需要对像增强器的选通时刻、选通宽度以及增益大小进行控制。将现场可编程逻辑门阵列(field programmable gate array,FPGA)和专业数字延时芯片AD9501配合使用,可以产生延时和脉宽均可大动态范围、高分辨数字调节的脉冲,同时保证延时精度,从而精确控制像增强器的选通时刻和选通宽度;利用FPGA控制数字电位器MCP42010,调节像增强器微通道板两端高压,可实现对像增强器增益的控制;采用RS485总线方式完成上位计算机与FPGA的远程通信,可实现程控功能。程控电路输出的选通脉冲,其延时动态范围为110ns^4.3ms,脉宽动态范围为0~4.3ms,分辨率均为65ps,脉冲延时抖动的均方根不大于147ps;实现了256挡位的增益调节。

可编程宽频带精密延时器设计

本文介绍宽频带精密延时器的软硬件设计,该系统具有较好的延时特性,精度达到1ns,操作方便,可用于实际的光学工程系统。

基于FPGA的相位调制器驱动电路的设计

该方案基于LiNbO3集成波导相位调制器而设计,通过STC89C52设置延时时间和电压,由FPGA和AD9501完成基准信号和延迟信号,控制高速模拟开关输出电压信号。该驱动电路调制精度高,脉宽和延迟可达到纳秒级。经测试,实验结果满足系统要求,验证了该方案的可行性。

一种高精度时序控制仪设计

本文在NIOS技术的基础上,设计了一种高精度时序控制仪。设计的仪器由精准计时模块组成,采用FPGA内部的计数器和可编程延迟器AD9501组成。仪器可输出10路独立延时通道,每路延时通道的延时范围为0~6×105μs,输出信号最大电压5V,延时精度为100ns。

用于激光雷达的高精度脉冲延时及脉宽控制研究

针对激光雷达距离选通可实现不同距离雷达回波信号的选通采集,采用AD9501延时芯片和单片机设计了脉冲延时时间和脉宽可调的延时电路。其中,采用LabVIEW编写上位机控制软件,2片延时芯片级联实现了16位精度的延时调节,第3片延时芯片及R-S触发器实现了8位精度的脉宽的调节。实验中,3片AD9501由单片机进行控制,通过调整电路参数和上位机参数,延时范围达到1.8μs可调,延时精度大约为30ps,存在固有延时280ns,完全满足激光雷达距离选通的要求。

基于高精度延时芯片的激光回波模拟电路设计

针对激光测距的精度取决于时间测量的精度这一现象,该文提出了一种基于DS1023与AD9501可编程延时芯片的激光回波模拟器的延时电路设计方案。延时模块以STC89C52单片机为控制核心,采用多芯片级联精确延时模拟目标距离。在考虑了延时芯片的延时误差的基础上,对芯片级联进行了最优规划设计,实现了大范围测量的同时保证了精度。实验结果表明,该回波模拟器可实现50~3000 m的标定范围和±1m的标定精度。

基于现场可编程门阵列的数控延时器的设计

给出一种基于现场可编程门阵列(FPGA)的数控延时器的设计方法。首先详细介绍使用计数器的串联实现可控延时的方法,接着讨论不同延时范围下该数控延时器的改进方案,最后分析延时误差及延时精确度。延时器的外部接口仿照AD9501设计。

FPGA的数字脉冲延时发生器设计

本文主要介绍了一种数字式脉冲延时发生器的设计方法,该方案是基于Altera(被Intel收购)的Cyclone Ⅳ系列FPGA实现的,为了同时满足高延时分辨率与大的可调范围,采用了粗细结合的延时方法,粗延时通过计数器法实现,细延时通过AD9501专用延时芯片实现;为了让用户与系统进行通信,在FPGA内部构建了Nios Ⅱ软核处理器,并且编写软件程序实现人机交互。对系统的关键模块进行了仿真,仿真结果显示模块设计符合需求,最终延时系统可以实现精度为16.5 ps、可调范围约为1.1 s的延时。