基于AHB的多模式xSPI控制器设计

为了提高嵌入式处理器访问外部设备的速率,满足不同场景下的应用需求,设计了一种基于先进高性能总线(AHB)的多模式高速扩展串行外部设备接口(xSPI)控制器。该控制器支持最多八线的接口传输宽度及双边沿触发的传输方式,允许在间接访问模式、状态轮询模式及内存映射模式下传输数据,并提供传输宽度和传输阶段控制。基于功能案例以及SMIC 55 nm工艺下的逻辑综合和现场可编程门阵列(FPGA)验证对该控制器进行功能和性能测试。结果表明,该控制器可以通过用户配置来调整传输宽度和边沿触发方式,在多种工作模式下对外部数据进行读/写。此外,其还可以实现可编程的中断触发、时钟延展、直接存储器访问(DMA)传输请求等,且性能良好,最大时钟频率为200 MHz。

基于AHB总线的嵌入式中断控制器设计

针对嵌入式系统集成度高、专用性强的特点,设计一种基于AHB总线的嵌入式中断控制器。采用AHB总线接口,增强中断控制器的通用性和可移植性,ARM处理器通过AHB总线访问中断寄存器,实现中断检测、响应、处理以及优先级的配置。该设计采用verilog-HDL语言编写,利用SMIC的0.18μm CMOS工艺进行逻辑电路综合和布局布线。测试结果表明,在正常工作条件下,该中断控制器的功耗为5.36 mW,在50 MHz时钟下完成一次中断操作最多需要0.7μs,可满足实时性和低功耗的要求。

AHB-to-APB总线桥的硬件设计

首先介绍了AMBA的总线协议AMBA2.0,重点阐述了AHB和APB传输协议的基本概念。然后简单介绍了AHB-to-APB总线桥的PrimeCell算法,经过分析比较AHB-to-APB总线桥的倍频算法,对其进行建模,并设计给出其硬件电路。本设计的硬件用Verilog语言编写,通过ModelSim进行RTL级仿真,并通过Xilinx进行综合和FPGA验证。最后的实验结果表明本设计的总线桥性能较之PrimeCell算法有较大提高。

五级流水线RISC-V微处理器的研究与设计

针对嵌入式领域低开销、高性能的应用需求,设计一种基于RISC-V开源指令集架构的32 bit微处理器。采用顺序发射、顺序执行、乱序写回的五级流水线结构,实现了整型和乘除法指令集模块组合。为了应对流水线冲突,处理器采用动态分支预测技术,设计数据相关性控制和乱序写回机制。使用Verilog进行设计并采用先进高性能总线(AHB)和高级外围总线(APB)为互联总线协议构建片上系统(SoC)。在仿真环境下通过编写RV32IM汇编指令测试程序,完成对处理器逻辑功能的验证。在Vivado综合工具下添加时序约束和物理约束条件后,对处理器代码进行逻辑综合并分析处理器硬件资源利用情况,最后将综合生成的码流文件下载到Xilinx Artix-7(XC7A200T-2FBG484I)现场可编程门阵列(FPGA)开发板中并以50 MHz的主频运行CoreMark程序,CoreMark跑分达到3.25 CoreMark/MHz。实验结果表明,处理器性能跑分与ARM Cortex-M3系列处理器基本持平,在各项技术对比指标相同的前提下,所设计的处理器跑分均优于RISC-V处理器对比项。所设计的处理器逻辑功能正确,使用较低的硬件开销,取得相对较高的性能指标,适用于成本受限的高性能嵌入式应用领域。

基于内嵌Cortex-M3内核FPGA的等精度频率计设计

为了提高频率计的测量精度和系统性能,解决在传统的频率计中无法实现高低频率等精度测量的情况,采用京微雅格公司的M7系列FPGA,设计了一种基于SOPC技术的等精度多功能频率计。该频率计以内嵌Cortex-M3内核的FPGA芯片为控制核心,通过对FPGA模块和Cortex-M3内核部分的设计,并借助AHB接口的FIFO实现FPGA与Cortex-M3内核之间的数据通信,完成了1Hz^50MHz范围内等精度频率计的设计。通过Model Sim软件仿真和硬件实测表明,该频率计可以完成等精度频率和占空比的测量功能,具有精度高、实时性好等特点。

一种用于图像加速的DMA2D控制器

随着片上系统(SoC)规模的不断增大,直接内存存取(DMA)控制器的功能也越来越完善,但目前对DMA控制器用于图像处理方面的理论研究和实现方法却鲜有报道。为了提高液晶屏(LCD)图像的刷新速度并降低内核的资源占用,提出了一种用于图像数据处理的二维DMA(DMA2D)控制器。该控制器基于先进高性能总线(AHB)完成数据传输,支持多种RGB图像输入输出格式并且能够进行两层图像的混合处理运算。对DMA2D的技术和工作原理进行分析,提出了较为完善的DMA2D控制器的设计方案。后端设计基于28 nm工艺库,测试结果表明,DMA2D控制器的工作频率可达到180 MHz,面积仅为400μm×500μm,相比于通用DMA控制器,其面积减小约69%,功耗仅为2.97 mW。DMA2D控制器加速启用后,速度提升约60%,数据传输速度可达330 MiB/s,显著提高了液晶屏的图像刷新速度。

基于UVM的AMBA总线接口通用验证平台

根据摩尔定律的发展规律,集成电路的规模越来越大,单颗芯片可集成的电路越来越复杂.在一个SoC芯片的研发周期中,前仿验证工作随着芯片功能复杂程度验证难度增加,导致前仿验证时间不可控,如何在有限时间内可靠的、高效地完成复杂芯片验证工作是目前面对的问题.针对这一问题,本文定制一个基于UVM方法学的AMBA总线接口通用验证平台,该平台结构具有可扩展性、验证激励具有随机性、验证结果具有可靠性,能够支持AMBA-APB、AMBA-AHB、AMBA-AXI接口类型的待测模块的验证工作.针对目标可以快速地搭建验证平台,减少前仿验证的准备工作,UVM平台能够产生带约束随机数据,验证结果汇成覆盖率报告,能够保障验证工作的高效以及完备性.

SoC总线的低功耗分支编码方案

为了降低So C总线功耗,提出一种总线低功耗分支编码。该编码的基本思想为:对于地址总线,当地址连续时将地址总线死锁,当地址不连续时动态地调整窗口大小对其进行翻转编码;对于数据总线,对不同数据位宽分别设置两个汉明距阈值,当汉明距落在两个阈值之间则查找有效数据通道翻转密集区并对该区取反,两个阈值之外则采用翻转编码。该方法的编解码电路在32位AHB总线系统上实现,实验证明该方法与未编码之前相比将地址总线跳变率降低了51.2%,数据总线跳变率降低了22.4%,系统总功耗降低了28.9%。将T0编码、BI编码等方法在相同系统下实现后与所提方法作比较,证明分支编码方法在降低跳变率和功耗上有明显的优势。

基于可重用技术的USB2.0控制器MCU接口设计

IP软核的可重用性在当前IC设计中占有越来越重要的地位。文章以广泛应用于数据通信领域的USB2.0接口技术为研究对象,从IP可重用角度出发,设计了一种符合AHB、BVCI总线协议规范的可重用性USB2.0控制器接口,设计结果通过了RTL级功能仿真。

一种支持多个FIQ的向量中断控制器设计

为降低多个中断源被分配为快速中断请求(FIQ)时的时间开销,设计一种用于FIQ中断源识别和优先级仲裁的向量中断控制器。采用Verilog语言完成硬件描述,通过Modelsim仿真和FPGA验证,实现基于SMIC0.13μm CMOS工艺的综合布局布线工作。仿真和验证结果表明,该向量中断控制器的面积为0.107 mm^2,平均功耗为3.56 mW,工作频率为80 MHz,可满足移动通信宽带射频片上系统芯片的实时性需求。