一种高压缩Wallace树的快速乘法器设计

介绍了一种32位有符号/无符号乘法器.该乘法器采用改进的Booth编码减少了部分积个数,并通过符号扩展的优化,减少中间资源消耗,对部分积进行统一的符号操作,简化了程序设计的复杂性.采用了7:2压缩结构的Wallace树及64位Brent Kung树结构超前进位加法器,有效地提高了乘法器计算速度.整个设计采用Verilog语言编写,通过Modelsim仿真验证设计功能的正确性.采用Synopsys的Design Compiler进行基于SMIC的0.18微米标准库的综合并得到性能参数.

一种使用Advance MS的全定制加法器加速设计

采用一种加速全定制IC设计的方法,完成了基于CSMC(华润上华)0.5 μm工艺的32位加法器的设计。使用动态差分多米诺逻辑,实现了基于Brent-Kung树结构的超前进位加法器;采用Mentor Graphics Advance MS仿真软件,加速进行Spice网表的仿真和版图后仿。仿真结果验证了Spice网表的正确性,得出加法器在版图后仿的关键路径延时为4.62 ns,整个设计流程可以应用于其他一些重要核心单元的全定制设计。

高性能乘加单元的设计

设计了一个16位的高性能乘法累加单元,该电路能在单周期同时完成有符号与无符号整数的乘加、乘减运算,并且具有饱和运算功能。乘加单元采用改进的Booth编码乘法;把补码取反后加1的运算作为一个部分积,把累加数作为一个部分积,符号扩展位缩减后得到的补偿值为常数;部分积累加部分采用4-2压缩器;进位传递加法采用Brent-Kung加法,使结构对称紧凑。乘法累加单元采用hhnec 0.25μm工艺实现,关键路径延时为4 ns。

VLIW数字信号处理器64位可重构加法器的设计

描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法器和进位选择加法器的优点,使得加法器的面积和连线减少了50%,而延时与加法器的长度的对数成正比。仿真结果表明,在典型工作条件下,采用0.18μm工艺库标准单元,其关键路径的延时为0.83ns,面积为0.149mm2,功耗仅为0.315mW。