数字VLSI电路测试技术-BIST方案

分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。

模拟退火算法在低功耗BIST中的应用

提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低测试功耗的目的 .实验表明 ,采用此方法可降低测试功耗 70 %以上 ,而故障覆盖率维持不变 .此外 ,由于减少了测试矢量 ,测试时间也大为缩短 ,在实时系统中 。

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。

基于BIST的动态可重构FPGA的时延故障测试方法

FPGA市场已经进入极速发展时代,不同的销售商已向市场投入更多更快的FPGA器件。随着FPGA器件的迅速发展,FP-GA的密度和复杂程度也越来越高,使大量的故障难以使用传统方法进行测试,因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。为此重点研究了动态重构FPGA及其基本结构、特点;在此基础上探讨了基于BIST技术的FPGA时延故障测试方法,并成功应用于Lattice ORCA 2C系列FPGA中。实验证明,该BIST方法是可行且有效的,并且不需要昂贵的ATE设备。

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kbSRAM模块,讨论了基于MarchX算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生;完成了基于MarchX算法的BIST电路的设计。128kbSRAMBIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%。

基于BIST的FPGA逻辑单元测试方法

给出了一种基于内建自测(BIST)的测试现场可编程门阵列(FPGA)逻辑单元的方法,讨论了测试的配置结构、故障覆盖率和测试中出现的问题及解决办法.实验表明,该测试方法具有所需测试向量少、故障覆盖率高、简便适用等优点.

常数除法器的设计及其BIST实现

针对 MPEG音频、AC- 3宽带音频数据压缩标准的解码过程中的要求 ,扩展了已报道的常数除法算法 [1] ,使之适于特定应用场合 .设计实现了除数为一组常数的常数除法器 .该常数除法器使用规整的单元阵列结构构成运算的主要部分 ,不仅相当节省硅片面积 ,适于 VLSI实现需要 ,而且易于扩展 .同时针对测试和实际应用的要求 ,设计了内建自测试电路 ,使之便于嵌入整个系统 .

基于状态空间模型的线性模拟电路BIST方法

本文针对线性模拟电路，提出了一种基于系统状态变量的ＢＩＳＴ方法。该方法将系统的状态、状态变化率及输入信号进行加权求和，以此加权和作为系统的故障检测输出。将其值的大小作为判别依据，可以区分系统的正常与异常状态。此方法具有简单可靠，故障覆盖率高的特点。

一种有效的双矢量测试BIST实现方案

文章提出了一种简单有效的双矢量测试BIST实现方案,其硬件主要由反馈网络可编程且种子可重置的LF鄄SR和映射逻辑两部分构成。给出了一种全新的LFSR最优种子及其反馈多项式组合求取算法,该算法具有计算简单且容易实现的特点。最后,使用这种BIST方案实现了SoC中互联总线间串扰故障的激励检测,证明了该方案在计算量和硬件开销方面的优越性。

基于March C+算法的SRAM BIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等·既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余·实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4%·

SOC测试中BIST的若干思考

文章简述SOC测试中BIST的优势,结合SOC设计与测试的相关标准,探讨BIST的发展。

基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计。实验证明,该算法的BIST实现能大幅提高故障覆盖率。

一种用于低功耗BIST的多重抑制LFSR结构(英文)

本文提出了一种多重抑制的线性反馈移位寄存器 (L FSR)结构来降低内建自测试 (BIST)的功耗。这种结构通过矢量间的距离而不是矢量本身来抑制对测试没有贡献的测试矢量子序列。用来估算功耗的电路内部 WSA(Weighted Switching Activity)平均降低了 80 .3%。此外 ,这种结构的另一个优点是 :随着抑制次数的增加 。

基于低功耗及加权优化的BIST测试生成器设计实现

测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnderTest)各主输入端口权值构造TPG,在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。

CLA加法器混合式BIST方案

本文以先行进位加法器为例，将确定性测试方法与伪随机测试方法相结合，提出了实现内建自测试电路中测试生成器的、在测试时间和测试电路硬件开销之间取得折衷的几种方案．最后，比较并分析了所得结果．

一种实现数模混合电路中ADC测试的BIST结构

针对模/数转换器(ADC)数模混合电路的测试问题,提出了一种内建自测试(BIST)的测试结构,分析并给出了如何利用该结构计算ADC的静态参数和信噪比参数。利用该方法,既可以利用柱状图快速测试ADC的静态参数,又可利用FFT技术实现对ADC频域参数的分析,使得测试电路简单、紧凑和有效。

用内建自测试(BIST)方法测试IP核

近几年基于预定制模块IP(Intellectual Property)核的SoC(片上系统)技术得到快速发展,各种功能的IP核可以集成在一块芯片上,从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难,传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试,介绍了广泛应用于IP核测试的方法—内建自测试(Built-In Self Test)方法,强调了面向IP测试的IP核设计有关方法。

并行BIST可测性设计

提出了ＢＩＳＴ的并行结构，分析了其工作原理。实验结果表明，该方法的测试速度比一般ＢＩＳＴ的速度快Ｋ倍（Ｋ为并行度），而硬件花费与一般ＢＩＳＴ结构相当。

24位BOOTH乘法器核的一种有效BIST方法

针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。这种方案只需要对乘法器进行少量的改动,缺陷测试覆盖率可以达到95%左右。该方案还可以应用到其他嵌入式核的可测性设计中。