一种基于EF和CIFF的10 bit二阶噪声整形SAR ADC

设计了一种10 bit阶噪声整形的逐次逼近型模数转换器(NS-SAR ADC)。为了减小高精度SAR ADC中量化噪声的影响,该NS-SAR ADC采用了级联积分器前馈(CIFF)与误差反馈(EF)相结合的噪声整形方案。其中EF路径采用低增益动态放大器构成的无损积分架构,CIFF路径采用电压倍增的无源整形架构。它结合了CIFF与EF两种噪声整形架构的优点,具有更好的鲁棒性。电路采用TSMC 65 nm CMOS工艺设计,在电源电压为1.2 V、输入信号幅度为1 V、采样率为25 MHz的条件下,SNDR达到77.91 dB,带宽BW为1.5625 MHz,功耗为465μW。

海纳百川 有容乃大——CIFF上海虹桥家居家具展九月举行

2015年9月8日至12日,第36届中国（上海）国际家具博览会（简称＂CIFF上海虹桥家具展＂）将于上海国家会展中心举行,展会面积达40万平方米。目前已有1250多家企业确定参展,所有展位全部告罄。其中民用家具国际馆、设计馆、民用家具、户外家居、饰品家纺等展区供不应求。众多品牌企业信心十足,全力投入,通过超大面积展位全方位展示品牌实力。

一展双翼,CIFF 2015助力中国家居业腾飞

中国（广州）国际家具博览会和中国（上海）国际家具博览会（简称CIFF家具展）,从2015年开始,将分别于每年3月在广州琶洲的中国进出口商品交易会展馆、9月在上海虹桥的国家会展中心举行,形成南北呼应、春华秋实的中国国际家具展举办格局。

海纳百川 有容乃大——CIFF第36届中国(上海)国际家具博览会快讯

2015年9月8日至12日,第36届中国（上海）国际家具博览会（简称＂CIFF上海虹桥家具展＂）将于上海国家会展中心隆重举行,展会规模达到空前的超大面积40万平方米。招展启动之时,企业争相参展。截止到今年4月,已有超过1100多家企业确定展位,目前全部展区已爆满售罄,其中民用家具国际馆、设计馆、民用家具、户外家居、饰品家纺等展区更是供不应求,仍有众多不想错失良机的企业在翘首以待。

一种低信号衰减的三阶噪声整形SAR ADC

针对传统的二阶噪声整形逐次逼近模数转换器(SAR ADC)功耗较大和整形能力不强的问题,提出了一种级联积分器前馈(CIFF)和误差反馈(EF)混合误差控制结构的三阶NS-SAR ADC,并在系统中增加了一个与电容数模转换器(CDAC)串联连接的反馈电容,使得滤波电容不与CDAC直接相连,因而可以利用该反馈电容调节衰减因子,确保了输入信号不被衰减和反馈信号较小衰减。这种EF-CIFF结构提供了更强的噪声整形能力和高阶噪声传递函数的鲁棒性,且只需要低功耗的小增益动态放大器即可实现EF和CIFF两条路径的余差放大。提出的NS-SAR ADC基于180 nm CMOS工艺设计。在1.8 V电源电压下,工作在160 kS/s采样率时,功耗仅11.3μW,在过采样率为8时,实现了15.6位的有效位数。

高精度Sigma-Delta调制器的建模设计

基于MATLAB Simulink设计实现了一款单环三阶一位量化CIFF(Cascade-of-integrators,feedforward form)结构的高精度Sigma-Delta调制器.通过对噪声传输函数和系统反馈系数进行优化,提高了调制器的稳定性;分析了开关电容电路的主要误差影响,为电路实现提供可靠的设计指导.仿真结果显示,在输入信号带宽为75Hz,过采样率为512时,理想调制器输出SNR高达148.3dB,ENOB为24.34bit;考虑非理想因素时,ENOB为22.02bit;电路级实现的调制器ENOB达20.94bit,表明该设计可实现低信号带宽下高精度转换.

一种0.13μm-200MHz高速连续时间Sigma-Delta调制器设计

本文在SMIC 130nm CMOS工艺条件下设计一种高速连续时间Sigma-Delta调制器.该调制器采用了单环3阶一位量化正反馈结构,在采样时钟为128 MHz和过采样率为32的条件下,通过spectre和Matlab仿真验证.该调制器达到了2MHz的信号带宽和75dB的动态范围,在1.2V电源电压下其总功耗为20mW.

一种面向智能传感器的低功耗高精度sigma-delta调制器设计

设计了一款工作在1.2 V电源电压下,功耗为196μW,精度为14 bit,FOM值达202.4,应用于物联网领域的ΣΔ调制器,其OSR为64,采用四阶前馈单位量化结构,大幅度降低了系统对OTA的要求。通过Matalb SD-TOOLBOX确定系统参数,进行行为级建模确定最优值,同时对系统架构和电路模块进行低功耗分析,针对调制器各级进行适当的增益缩放。该调制器采用SMIC0.18μCMOS工艺设计,输入信号频率为3.4 k Hz,采样时钟为1.28 MHz时,调制器SNDR达到88.6 d B,达到有效位14 bit精度,处理带宽10 k Hz的要求。

高精度离散型Sigma delta调制器设计

阐述一种采用SAR ADC作为多位量化器的三阶离散时间(DT)Sigma delta ADC调制器,在该调制器中,量化器由4位SAR ADC构成,相比于传统Flash ADC类型的量化器,减少了比较器的个数的同时,降低了调制器整体功耗。调制器结构选择单环CIFF结构兼顾了电路的精度和稳定性,电路总体采用分级结构实现,在第一级积分器中加入斩波稳定技术,消除低频噪声的干扰。提出的离散型Sigma delta ADC调制器采用TSMC 0.18μm CMOS工艺设计,在20kHz带宽实现了104.9dB的峰值信噪谐波失真比(SNDR),功耗为5.98mW,有效位数(ENOB)为17.13位。