顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、最优分组方案等重要结果 。

基于修正ANT逻辑高速树形32 BitCarry Lookahead加法器

一种用修正全NMOS管逻辑(ANT)实现的树形结构高速32bitcarryLookahead加法器,使用两相时钟动态CMOS逻辑、修正不反向ANT逻辑和二进制树形结构实现。该加法器运用0.25μm工艺,文中给出了修正ANT逻辑中所有晶体管的宽长尺寸和仿真结果,最高工作频率为2GHz,计算结果在3.5个时钟周期后有效。

TC^2CLA的混合模块延迟公式及优化序列

为提高长加法器的运算速度,扩展操作位数,提出了一种加法器结构——混合模块顶层进位级联超前进位加法器(TC2CLA).该结构将层数Mj>1的CLA模块底层进位级联改为顶层超前进位单元进位级联.在CLA单元电路优化和门电路标准延迟时间tpd的基础上,由进位关键路径推导出混合模块TC2CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,导得了相同模块TC2CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块TC2CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了混合模块级联序列数的公式和应用实例.TC2CLA和CLA的延迟时间公式表明,在相同模块序列和不等待(组)生成、传输信号的条件下,最高位进位延迟时间及最高位和的最大延迟时间减小.

32位高速浮点乘法器优化设计

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。

超前进位加法器混合模块延迟公式及优化序列

为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义。作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。

32位快速乘法器设计

本文介绍了一种通过符号位扩展,可以分别完成32位有符号/无符号二进制数乘法的高性能乘法器设计。该乘法器采用高基Booth算法,简化部分积的符号扩展,通过采用较之常规Wallace树具有更规则和更简洁的连接复杂度的阵列结构以及一种新型超前进位加法器来进一步提高乘法器的运算速度。整个设计采用4级流水线结构,在FPGA上进行了验证,并成功地应用于时/频联合均衡器工作中。

基于CSD编码的16位并行乘法器的设计

文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少。该编码电路用于乘法器中可以减少一半的部分积数目,文中设计了一种16位有/无符号的乘法器,其采用了Wallace加法树和超前进位加法器,整个设计用Verilog HDL语言实现了RTL描述,并在Altera公司的FPGA上进行了实验验证,结果表明该乘法器是可行性的。

基于SET的并行加法器电路设计

加法器是运算器的重要组成部分,其运算速度、功耗等将直接影响系统的整体性能,单电子晶体管SET具有功耗低、延迟小等优点。在介绍分层CLA加法设计的基础上,从结构和底层电路两个方面着手对于SET的CLA加法器进行了优化设计,对电路进行PSpice仿真。结果表明,优化后的电路,晶体管数更少、功耗更低、延迟更小。

超前进位加法器优化设计的结构参数约束

在超前进位加法器基本单元电路及其组合方案优化设计的基础上,将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束,推导出了组位数ljm模块层数Mj与门电路最大扇入Nf anin(m ax)、扇出Nf anout(m ax)的约束公式.公式给出了超前进位加法器结构参数(ljm、Mj)在优化设计中的约束,为超前进位加法器的优化设计规则奠定了基础.

一种用于公钥系统中的高速乘法器/乘加器的实现

给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器(如RSA、ECC),在0.25μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.

基于Montgomery的RSA高速低成本实现

给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。

一种Ling选择进位加法器

设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。