基于FPGA的MobileNetV1目标检测加速器设计

卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。

大规模Flash型FPGA整体功能仿真验证方法研究

提出了一种大规模Flash型FPGA整体电路编程后功能仿真验证的方法。通过对核心Flash单元建立数字Verilog等效模型,采用整体数字仿真验证和模拟仿真验证的方法,结合编程功能案例,对器件内部所有的资源模块进行功能仿真验证,并且提出了加快整体电路数字仿真速度的方法。将提出的仿真验证方法成功应用于大规模Flash型FPGA芯片设计验证,得到了正确的验证结果,整体电路仿真验证速度得到了显著提升。

基于FPGA的电力电子变换器随机实时仿真建模方法

确定性模型无法对系统的随机特性进行准确描述,而目前的随机模型难以应用于现场可编程门阵列(FPGA)的实时仿真。基于广义多项式混沌展开方法建立电力电子变换器的随机实时仿真模型,针对复杂概率分布随机变量以及高复杂度系数矩阵导致的硬件资源消耗问题,提出一种最优正交多项式基函数的构建方法,减少FPGA的计算资源消耗,并提高模型精度。以三相脉宽调制整流器作为研究对象,通过离线仿真验证所提建模方法的准确性与有效性;并基于FPGA的实时仿真平台,搭建变换器的随机实时仿真模型。离线与实时仿真结果表明,所提模型可以实时求解系统输出响应的统计矩信息,高效地反映系统概率运行情况。

基于LC3的长时后置滤波器研究及其FPGA实现

基于LC3编码协议,详细探讨了长时后置滤波器(LTPF)的硬件设计与实现。研究内容包括LTPF的基本原理、硬件设计架构及其在FPGA上的实现和测试。通过使用Altera(已被英特尔收购)MAX 10开发板进行了验证,结果显示,硬件实现显著提高了处理效率,并在较低资源消耗下实现了LTPF的硬件加速功能。此外,本文还将硬件实现与STM32平台上的C语言定点程序进行了对比,展示了硬件设计在处理速度和资源利用上的优势。研究结果表明,尽管当前设计已优于软件架构,但未来通过逻辑重组或流水线技术对设计进行优化,系统性能还有提升空间。

FPGA智驱多通道步进电机精密平台

该文给出了一种FPGA智驱多通道步进电机精密平台的设计方法。通过改进电机梯形加减速算法降低计算复杂程度,并将该算法部署到FPGA平台上与多组传感器共同工作。通过可视化的上位机界面由UART与主控板进行通信,并实现了运动参数的实时下发配置,实现了对电机的精准控制。性能测试结果表明,该精密平台可以精准控制多通道步进电机启停运动,有效避免了失步和过冲,具有良好的性能。同时该平台还具有平稳的加减速曲线,原点可控,可调速度,精准步数等特点,且具备仿真验证,满足明确的需求。

基于改进EK算法的FPGA内部互联自动化测试方法

在现场可编程门阵列(Field Programmable Gate Array,FPGA)互联资源(Interconnect Resource,IR)测试中,现存测试方法存在测试向量配置次数多、测试复杂度高且测试效率低等问题。为减少配置次数和提高测试效率,文中提出一种基于改进EK(Edmonds-Karp)算法的FPGA内部互联自动化测试方法。该方法将EK算法中寻找从源点s到终点t最短路径的增广路径改为寻找s到t最长路径的增广路径,以此减少配置次数。根据FPGA内部底层互联资源结构建立模型,将改进EK算法应用到Kintex-7系列FPGA中进行自动化布线路径搜索,并将布线路径配置进FPGA进行仿真实验。实验结果表明,相较于现存测试方法,所提方法在不减小故障覆盖率的同时能够以较少的配置次数检测出FPGA内互联资源的开路故障、短路故障和固定型故障。

一种基于简单调度的FPGA并行密码运算方法

针对应用层以下密码性能提升难、密码种类扩展难问题,提出了以“业务-算法”映射、“忙闲状态”两张表为调度基础的现场可编程门阵列(Field Programmable Gate Array,FPGA)并行密码运算方法。该方法还通过清单传递实现保序输出,通过调度选择减少算法核密钥切换的频率,以及通过寄存器机制降低切换耗时。该单片FPGA并行密码运算方法避免了目前设备堆叠、全套部署的高成本投入,在降低调度复杂度的同时,与当前芯片及设备的小型化、绿色节能趋势相适应,支持今后芯片规模进一步增大、密码增量需求进一步增长后的低成本、快速改造。

基于FPGA的鱼雷自导波束形成设计与实现

针对传统宽带数字波束形成器精度低、主瓣误差大及自导系统中DSP算力紧张的问题,研究一种基于FPGA的鱼雷自导波束形成实现方法。首先介绍最小差异恒定主瓣波束形成算法,通过将优化变量与求解变量相联系,解决了传统算法中波束响应依赖期望主瓣响应的问题,实现由确定到自适应的转化。然后设计基于FPGA的数字波束形成系统结构,完成滤波器模块的建模、综合和实现。最后完成基于FPGA的波束形成实验。通过实验证明,FPGA处理结果与Matlab仿真数据结果误差在10-1量级,信号还原率较高。为波束形成在FPGA硬件设计中的正确性和可靠性提供依据。

基于嵌入式ARM和FPGA的实时仿真机设计

实时仿真机是半物理仿真试验的核心控制系统,针对传统基于x86加IO板卡的架构仿真机的缺点,提出了基于嵌入式ARM和FPGA的实时仿真机设计方案。根据当前的实时仿真需求,进行主控仿真单板和功能子板系统硬件设计;融合嵌入式ARM和FPGA各自优势,进一步优化设计嵌入式ARM和FPGA仿真机控制功能模块,提高整体的仿真效率。系统测试结果表明,基于嵌入式ARM和FPGA架构的实时仿真机与传统架构计算精度误差很小、性能差距不大,且具有紧凑、高效、便于携带等特点,可以替代大多数传统架构的实时仿真机。

基于FPGA的高能效纸板缺陷检测系统

目前在工业流水线生产过程中主要采用人工检测的方法来剔除不合格纸板,这种方法效率低下,因此在生产过程中实现高能效的、准确的对纸板表面缺陷进行自动检测具有实际意义;依据YOLO系列网络在目标检测领域的优异表现和FPGA部署网络模型的高能效性,提出了一种基于FPGA的高能效纸板缺陷检测系统,通过YOLOv7-Tiny网络训练纸板缺陷数据集,并采用QAT对网络模型进行再训练和量化,在检测精度仅损失0.36%前提下,将权重和特征图数据量化为8位,降低了硬件资源的消耗;设计了一种复用型多节点可配置架构的硬件加速器,通过多个配置节点实现对不同网络层的推理加速,对各个网络层在硬件层面进行了优化设计,并采用了层内和层间协同的流水线化设计;整个硬件加速系统通过软硬件协同设计实现,合理划分软硬件任务,实现了硬件加速器与软核处理器高度并行工作;最终在Xilinx VC707 FPGA评估板上,以200 MHz的工作频率实现了177.96 GOPS的吞吐量,同时仅消耗了6.5 W的功耗,实现了27.38 GOPS/W的高能效,分别为I5-10400F CPU的19.7倍和GTX 2070S GPU的8.6倍,兼顾了检测速度和功耗,满足了纸板生产的工业环境需求。

基于FPGA实现的ADS-B信号解码处理

本文提出了一种基于现场可编程门阵列(FPGA)技术的自动相关监视广播(ADS-B)信号解码方法。该方法的主要功能包括框架脉冲检测、应答信息解码、将应答信息整合成飞机的同步应答组以形成应答报告,以及剔除虚假应答。

基于FPGA的高精度时间数字转换器设计与实现

高精度时间间隔测量是激光测距、雷达、示波器等多种科学和工程领域中的关键技术。为了提高测量的精确度,使用FPGA器件抽头延迟链实现高精度时间数字转换器(TDC),通过脉冲计数法和抽头延迟线法实现完整时钟周期和非完整时钟周期的测量,并提出一种使用锁相环(PLL)动态调相功能测量延迟链精度的方法,PLL调相精度为15.625 ps,通过多级延迟链级联取平均值的方式减小PLL调相精度引入的测量误差,最小测量误差为0.3125 ps。以紫光同创Logos2系列FPGA芯片实现TDC的设计,仿真验证和板级测试结果证明,使用50级延迟链能实现非完整时钟周期的测量,测量精度为71 ps,TDC时间间隔测量范围小于4.2950 ms。

支持BIST的RS编解码器在国产FPGA上的设计与实现

RS编码是一类应用广泛的纠错编码,由于有些国产FPGA平台未能提供该IP核的使用以及工程中在不同FPGA平台使用共享模块的需求,本文设计了一种低复杂度、低资源使用的RS编码器和RS解码器,提出了FPGA资源优化的方法,使用工具软件Matlab和Modelsim进行了联合仿真,验证了设计的RS编码器和RS解码器电路的正确性与合理性,并在国产FPGA厂家安路科技的EG4S20NG88和PH1A100GCG324以及国外FPGA厂家Xilinx的XC7K325TFFG900上进行了实现,并对实现后的资源使用情况进行了对比。同时通过增加PRBS模块实现了内建自测试功能,极大地减少了模块在不同的FPGA平台之间移植的时间。

基于FPGA的雷达噪声信号设计与实现

针对一些典型分布的噪声信号在雷达标定和信号处理中的实际需求,基于元胞自动机和Box-Muller算法提出一种在现场可编程门阵列上能够实时产生多种概率分布特性的噪声信号生成方法。首先将对数和三角函数序列存入只读存储器;然后使用两个32阶的元胞自动机,产生两路服从均匀分布的随机序列,作为地址读取存储器的数据进行相应乘法运算,实现Box-Muller算法的快速运算,生成两路正交的高斯随机序列;最后利用高斯随机序列进行相应数学运算得到其他概率分布特性的随机序列。实验使用Modelsim进行了仿真,并结合MATLAB做了验证,仿真结果表明,随机序列统计直方图与标准分布曲线高度吻合,误差小于0.1%且正交性良好。基于Xil-inx的XC7Z100FFG900现场可编程门阵列和ADI的数模转换器AD9779进行实现,得到的实验结果与仿真一致,且可以通过上位机对生成信号速率和类型进行切换,速度最高可达4 Gb/s,满足实际需求。

基于FPGA的电能表通信可靠性测试系统

在电网运行过程中,确保电能表数据通信的高度可靠性,对保障电表计量的精准性和电网的稳定运行至关重要。文章设计并实现了基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的电能表通信可靠性测试系统,通过模拟仿真内部集成电路(Inter-Integrated Circuit,I2C)接口,代替真实的I2C接口模块与电能表微控制单元(Micro Controller Unit,MCU)相连。上位机生成并发送测试指令,FPGA芯片承担指令传递的任务,并把电能表MCU返回的数据传送回上位机进行分析处理。该方法解决了电能表通信可靠性测试领域中I2C接口在故障注入、通信帧监听以及多设备连接测试方面灵活性不足等问题。

基于优化BPNN的FPGA内嵌高速接口总抖动预测方法

针对ATE(Automated Test Equipment)无法直接测试出FPGA(Field-Programmable Gate Array)内嵌高速接口总抖动的问题,文中提出了一种基于优化BPNN(Back Propagation Neural Network)对高速接口进行总抖动预测的方法。利用GA(Genetic Algorithm)较强的全局搜索能力优化BPNN的初始权重和寻参过程,组成了GA_BP神经网络,提高了预测总抖动的准确率。利用MATLAB软件建立GA_BP总抖动预测模型,对筛选后的抖动数据进行预测优化。实验结果表明,与未优化的BP神经网络和传统Elman神经网络预测模型相比,GA_BP预测模型的均方误差分别下降了75.5%、88.0%,迭代次数分别减少了68.0%、59.8%,说明GA_BP模型预测准确率和迭代效率更高,可被应用于ATE中进行总抖动量产测试。

基于FPGA的Sobel图像边缘检测设计

边缘检测是图像处理和计算机视觉中有关特征提取的一个重要研究领域。基于现场可编程逻辑门阵列(field programmable gate array,FPGA)完成了图像边缘检测及视频图形阵列(video graphics array,VGA)显示电路设计。该设计基于QuartusⅡ设计平台,采用Verilog语言编写代码,采用Modelsim仿真软件完成电路仿真,实现了串口图像数据的索贝尔(Sobel)算法边缘检测功能,并且由VGA显示器输出检测结果。最后,在EP4CE10F17C8N芯片上完成了功能验证。

基于FPGA的机械电子设备实时调试技术研究

现场可编程门阵列(field programmable gate array,FPGA)是一种可以进行配置或编程的集成电路,具有较高的灵活性和强大的并行处理能力。FPGA能够在硬件层面对电子系统进行编程和调整,开发者可以在不更换硬件的情况下,修改或优化其功能和性能。探讨了基于FPGA的机械电子设备实时调试技术,从架构设计、调试工具和环境配置、调试算法的开发等方面进行了阐述。

基于FPGA的巴特沃兹滤波器设计与实现

随着现代电子技术的快速发展,轨道交通领域对传感器信号的采集与处理要求日益提高。在变流器的电压、电流、温度、速度等信号的处理中,滤波技术扮演着至关重要的角色。滤波技术不仅能够在保留信号有效性的基础上滤除噪声干扰,还能在保留特定信号的同时滤除其他干扰信号。鉴于FPGA(现场可编程门阵列)强大的并行运算能力、良好的实时性和稳定性,本文提出了一种基于FPGA的巴特沃兹滤波器设计与实现方法,以用于轨道交通中辅助变流器信号的滤波处理。

用VHDL语言在CPLD/FPGA上实现浮点运算

介绍了用VHDL语言在硬件芯片上实现浮点加/减法、浮点乘法运算的方法,并以Altera公司的FLEX10K系列产品为硬件平台,以MaxplusII为软件工具,实现了6点实序列浮点加/减法运算和浮点乘法运算.