新型高速CSD编码滤波器及VLSI的实现

通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工艺实现。芯片规模 ７５００门，面积 １．００ｍｍ ｘ ０．４２ｍｍ。

基于CSD编码的16位并行乘法器的设计

文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少。该编码电路用于乘法器中可以减少一半的部分积数目,文中设计了一种16位有/无符号的乘法器,其采用了Wallace加法树和超前进位加法器,整个设计用Verilog HDL语言实现了RTL描述,并在Altera公司的FPGA上进行了实验验证,结果表明该乘法器是可行性的。

宽带通信芯片中级联积分梳状插值滤波器的优化设计

级联积分梳状(CIC)滤波器由于其结构简单、高效等优点,经常作为宽带通信芯片中的抽取器或插值器。随着通信系统以及超大规模集成电路的发展,芯片集成密度越来越高,需要对芯片中关键模块积分梳状滤波器进行面积的优化。为此,设计一种应用于无线宽带射频芯片的CIC插值滤波器。通过位宽优化方法减少滤波器内部节点位宽,并在增益校正部分采用输出截位后的正则有符号数字量编码乘法代替全位宽二进制补码乘法。实验结果表明,与优化前的CIC插值滤波器相比,该滤波器的电路面积可优化58%左右。

FIR数字滤波器的优化设计

针对常系数FIR数字滤波器,采用CSD编码和简化加法器图技术来减少FIR实现过程中乘累运算的加减次数,从而降低了其对硬件资源的消耗;在结构上采用分布式算法和流水线技术进行优化,显著的提高了FIR数字滤波器的工作速度。通过实例对每一种改进方法进行了对比验证,说明达到了节省芯片资源或提高实现频率的目的。

基于FPGA的高速FIR数字滤波器设计的改进方法

在高速有限冲击响应(Finite Impulse Response,FIR)数字滤波器的设计中,随着滤波器阶数的增加,保持数据流速率和有效使用硬件资源成为设计的一个重点和难点。基于高速并行有限冲击响应数字滤波器的基本原理,提出了一种将位平面法、正则有符号系数(Canonical-Signed Digit,CSD)编码算法和抽取算法应用于并行有限冲击响应数字滤波器的改进方法。设计通过Matlab仿真,在Quartus II中编译、仿真、综合后下载到现场可编程门阵列(Field Programmable Gate Array,FPGA)中进行测试,结果显示,这种改进方法较好地解决了滤波器阶数和数据流速率与硬件资源之间的关系。

基于FPGA的FIR数字滤波器的优化设计

提出采用正则有符号数字量(CSD)编码技术实现FIR滤波器。首先分析了FIR数字滤波器理论及常用设计方法的不足,然后介绍了二进制数的CSD编码技术及其特点,给出了其于CSD编码的定点常系数FIR滤波器设计过程,使用VHDL语言实现了该常系数滤波器的行为描述。最后在Max+PlusⅡ环境下进行实验仿真和验证,与DA和2C编码算法比较结果表明,用CSD编码技术实现的滤波器可以有效提高运算速度并降低FPGA芯片的面积占用。

基于FPGA实现根升余弦滤波器的研究

本文研究了数字通信系统中发送端的根升余弦滚降滤波器的原理和多相结构,分析讨论了该滤波器基于分布式算法(DA)和CSD编码的FPGA设计,并用ALTERA公司的FP-GA芯片进行了验证,最后给出了结果比较和分析。本文对基于FPGA的无线通信modem的设计有重要意义。

平方根升余弦滤波器的设计与FPGA实现

为了提高平方根升余弦滤波器的性能,采用FPGA技术,基于CSD编码和分布式计算两种算法,分别提出相应的硬件电路设计,并在QuartusII综合器中进行综合。结果显示采用分布式计算算法实现的平方根升余弦滤波器性能优于CSD编码方式。

基于SYSGEN的AS型FIR滤波器设计

本文以FPGA为硬件核心设计数字滤波系统,提出一种低成本高效FIR滤波器的设计方法。首先利用提出的AS型FIR滤波器实现结构,降低系统逻辑资源消耗、提高系统资源利用率及系统运行速度,然后综合采用SYSGEN和ISE实现滤波器的模块化和自动化设计,简化设计过程,降低实现难度。具体在XC3S500E4f320 FPGA上实现了一系列4阶到32阶的FIR滤波器,实验结果验证了方法的有效性。

一种高速数字FIR滤波器的VLSI实现

文章实现了一种高速数字FIR滤波器。为满足FIR滤波器的速度要求,采用了一种基于"移位-加"的专用常数乘加器来实现常系数滤波器的乘加运算。该常数乘加器基于CSD编码技术,采用3-2压缩器,并以华莱士树为其基本结构,与传统的直接实现结构相比运算速度明显提高,与应用在通用乘法器的并行乘加器相比又具有较小的面积。该文所设计的FIR滤波器,已作为内插滤波器应用在一种高速D/A转换芯片中。

音频ADC中∑-Δ调制器的鲁棒H_∞滤波器设计

在采用∑-Δ调制器结构的音频模数转换系统中,针对调制器中积分器参数不确定性对系统输出性能的影响,提出一种改进型的五阶2-2-1级联∑-Δ调制器,并研究∑-Δ调制器中鲁棒滤波器的设计问题。基于MARKOV区间算法,将不确定性因子间的非线性关系表述为线性区间矩阵,并以线性矩阵不等式给出鲁棒滤波器存在的充分条件。最后采用优化CSD编码设计了鲁棒滤波器。仿真结果表明,鲁棒滤波器比传统滤波器的输出信噪比提高了20 dB,可达到114.5 dB的信噪比和18.72位的精度;该方法具有实现成本低、资源占用少的优点,可应用于音频模数转换器。

一种应用于LTE协议的高速ΣΔADC的降采样滤波器

设计了一种应用于LTE协议的20 MHz带宽、12-bit精度ΣΔ模数转换器中的降采样低通数字滤波器,该滤波器采用一级梳状滤波器与两级半带滤波器级联的结构。基于低功耗设计考虑,降采样滤波器采用多相分解、CSD编码等技术,并对片内时钟偏差、串扰等进行优化以提高芯片的产率和可靠性。该设计在SMIC 00.13μm 1P8M标准CMOS工艺流片,测试结果表明芯片工作在11.2 V电源电压和500 MHz时钟频率时,在20 MHz的信号带宽内,带本滤波器的ΣΔADC的峰值SNDR和SNR分别为64.16 dB和64.71 dB,滤波器的功耗为4.8 mW。

IIR数字滤波器设计与FPGA实现

提出了一种由FPGA实现六阶巴特沃斯带通IIR数字滤波器的解决方案。电路由三个二阶滤波器级联构成,采样频率为28.8k Hz时通带为1k Hz至3k Hz,适用于对幅频特性要求较高而对相频特性不敏感的领域。根据设计要求利用Matlab得到传递函数,根据Simulink模型仿真确定字长,使用CSD编码将滤波器系数优化为最少非零元素系统,从而减少了加法器级数。电路使用Verilog语言描述并通过FPGA实现,再用移位运算与加法运算代替浮点乘法来减少对FPGA资源的需求。实验测试结果符合理论设计,达到了预期的滤波效果。

高速HART C8PSK位同步与均衡系统设计

提出一种新的低功耗HART C8PSK位同步与均衡结构,其中位同步初始化使位同步快速稳定,减少位同步跟踪计算频率和所需信号采样,从而降低均衡器和插值器的计算频率。同时根据HART信道特点,提出一种新的基于CSD编码的均衡器结构,使每个采样点均衡运算功耗大幅降低。整个系统通过资源复用,大量节省硬件资源。通过分析和仿真表明,该结构不仅能大幅降低功耗,而且具有很好的抗噪声性能。

高速FIR滤波器中乘加单元的优化设计

文中设计了一种基于"移位-加"的专用常数乘加器来实现常系数滤波器的乘加运算。该常数乘加器基于CSD编码技术,采用3-2压缩器,并以华莱士树为其基本结构,以全并行算法来实现其乘加运算,且采取了先进的Three-Greedy连线算法来优化此乘加结构的速度。此乘加结构与传统的直接实现结构相比运算速度明显提高,与应用在通用乘法器的并行乘加器相比又具有较小的面积。所设计的乘加单元已应用在了一种高速D/A转换芯片中的内插滤波器中。

低复杂度FIR滤波器NR-SCSE优化设计

针对传统FIR滤波器设计中乘法单元占用大量资源的问题,基于非递归共子消除(NR-SCSE)算法,结合标准符号数(CSD)编码,提出了一种低复杂度的无乘法FIR滤波器优化设计方法。利用Matlab生成滤波器的原始系数集和输入信号源,用CSD和NR-SCSE对其进行变换,得到新的量化系数集。用Quartus算法语言实现了一个15阶低通滤波器,并在Modelsim中进行了仿真测试。结果表明,新的结合算法相比于传统算法使用的硬件资源更少,加法器数量减少了30%左右。

基于FPGA的FIR数字滤波器的实现

减少系统资源占用,提高运算速度与运算精度一直是FIR数字滤波器的研究中的主要课题。采用VHDL语言在FPGA上实现一种FIR数学滤波器。该滤波器采用CSD-RAG编码,利用公共因子来构建加法树。相对于传统的乘累加结构与DA查表法,能大量地降低系统资源占用,同时采用整数量化抽头系数,提高数据处理的精度。

反抽样数字滤波器设计

根据 DAC的幅频特性 ,当输入信号频率接近奈奎斯特采样率时 ,输出信号幅度衰减约 3 .9d B。文中设计了补偿此衰减的数字滤波器 ,并提出一种节省资源的高效实现方法。最后 ,给出了实验结果 。

试题库管理系统中自动组卷的随机选题操作

对试题库计算机管理系统软件自动组卷模块的几种随机选题操作方案比较与探讨。