基于Cadence的实际电路板DDR3传输线仿真分析

利用Cadence系列软件对列车控制网络主控板DDR3系统进行传输线仿真分析，针对性改进了PCB板设计，有效提高了设计效率。

Cadence全新SpeedBridgeAdapter实现对PCIe3．0设计的确认和验证

Cadence设计系统公司推出全新用于PCIe3．0的SpeedBridgeAdapter。它为设计师们提供了一个重要的工具，来验证和确认他们的PCIExpress（PCIe）设计。这一全新适配器在搭配CadencePalladiumVerificationComputingPlatform一起使用时，能很容易建立并快速调试基于PCIe的设计；它向后兼容基于PCIe2．0、1．1和1.0a的设计。用于PCIe3．0的SpeedBridgeAdapter通过在运行生产级软件驱动程序和操作系统的硅片前环境中提供与真实世界流量的高速交互，缩短了上市时间并降低了系统风险。

利用AMI0.5um工艺实现HDB3译码器的芯片设计

分析了HDB3译码器的原理,提出了一种基于集成电路设计技术的HDB3译码器的快速实现方法。在此基础上,选用AMI060.5um工艺设计实现了一个串行输入、串行输出的HDB3译码器。实践证明,此方法具有设计简单、快速、高效和实时性强等特点。

基于Cadence仿真的DDR3系统IO Buffer配置

利用Cadence系列软件对列车控制网络主控板DDR3系统进行信号完整性仿真，针对不同的10Buffer配置提取信号仿真眼图，并根据DDR3规范选取最佳配置。

基于ARM11的电源完整性分析

为了解决高速多层PCB的电源完整性问题,缩短其开发周期,提高其工作性能,以ARM11核心系统为例,提出利用Cadence PI对PCB进行电源完整性分析的方法。通过对电源系统目标阻抗分析,确定去耦电容的数值,数量以及布局;对电源平面进行直流压降和电流密度分析,改善PCB设计,优化系统的电源完整性。利用动态电子负载搭建的测试平台,对电源仿真分析后制作的PCB进行测试,系统电源完整性较好,表明分析的结果是有效的。

基于倒装芯片焊球阵列封装的高速串行器/解串器接口的信号完整性分析与优化

串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用Cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。

3D IC标准很好,但我们在乎吗?

2012年1月在美国加州的Santa Clara召开了DesignCon 2012年会,会上有很多有趣的讨论,比如:"为什么我们需要3D设计标准?"虽然这是个前沿领域,听起来也像本文标题一样令人兴奋,但它可能问了个错误的问题。正确的问题应该是:3D经济是否有意义,如果出问题,谁将是替罪羊?