一种高效RS编解码器的FPGA实现

提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路。整个FPGA设计分为RS编码器、Horner准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率。选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统。

一种基于ME算法的RS译码器VLSI高速实现方法

针对ME算法VLSI结构进行了分析,提出ME算法的流水线及最小化VLSI结构,以满足数据处理速率不断提高的需求。并利用该算法实现结构设计了一种低资源占用率、低成本的高速RS译码器。逻辑综合及仿真结果表明,基于A ltera公司Cyc loneII系列FPGA的RS(255,239)译码器,工作时钟达210 MHz,可满足数据速率1.68 Gb.s-1的编译码要求。

RS编译码电路的可重构性研究

针对当前RS码编译码器通用性差的特点,以可重构的思想,提出了一种根据输入配置信息改变电路结构,满足多种RS码编码标准的编译码结构。介绍了基于线性反馈位移寄存器的编码原理及可重构改进方法。通过乘法和加法的迭代运算实现了伴随多项式的并行运算。采用改进欧几里德算法求解关键方程,运用钱氏搜索算法实现了错误位置的查找,并提出以上两种算法的可重构计算结构。通过分析可以看出:该方案增加了少量的资源开销,满足了多标准的RS码编译需要,具有较好的通用性。

基于Peterson算法的BCH码软件解码的实现

以Peterson算法为基础,针对通信控制编码中常用的(15,7)BCH码阐述了一种代数解码算法,并给出了相应的软件解码方法,该解码方法已成功地在单缆传输电视监控系统中得以实现,大大提高了实时数据通信的有效性和可靠性.

基于FPGA的RS纠错码信息隐藏研究与实现

为了提供信息隐藏技术的解决方案,简要介绍了建立在伽罗华域上的RS纠错码算法。笔者以RS(255,223)为例,提出了一种实现复杂度低、效率高的RS编译码器实现电路,在Spartan6 FPGA芯片上实现了RS码的编码与译码,且算法参数可配置,能够实现多种码型的RS纠错码。通过分析讨论伴随式计算模块、BM迭代算法、Chien搜索算法及其实现电路,详细阐述了RS码的编码原理、译码原理及实现。经过仿真测试可知,RS码的译码结果能够纠正之前加入的误码,且与Matlab仿真软件仿真结果相比数据一致,证明译码正确。RS纠错码算法提高了有效信息传输的可靠性,提供了信息隐藏的高效算法,可广泛应用于无线通信等领域。

纠错编码算法在工程中的运用

本文针对单片机在数据通信中,由于噪声的干扰而造成在接收端无法正确接收这一问题进行研究,发现采用一种特定的纠错编码算法可以大大提高数据通信的实时性、可靠性。

Peterson算法在场消隐期传输中的应用

场消隐期作为应用电视有限资源的一部分,其开发潜力正逐渐为人们所重视。本文提出了一种新型的综合数据传输业务的单缆传输电视监控系统,将控制信号搭载在视频信号通道上运行,并以Peterson算法和Chien氏搜索法为基础,将无线通信中常用的(15,7)BCH控制编码应用于底层的单片机级的信号传输中,同时给出了相应的软件解码方法,在优化控制信号的传输线路和解决时延问题的同时,大大提高了实时数据通信的有效性和可靠性,从而达到了利用电视信号逆程资源的目的。

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。

基于FPGA的RS(255,239)编译码器

RS(Reed-Solomon)编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。

高性能超低延迟BCH译码器电路结构设计

针对BCH译码算法纠错性能的局限性和译码算法中查找表规模较大的问题,以及处理器对可靠性和低译码延迟的设计需求,本文设计了BCH码和循环冗余校验码的级联纠错编码方案的数据结构。采用避免求逆的Berlekamp-Massey译码算法,结合有限域元素运算方法,优化了错误位置搜索过程,给出了面向超大规模集成电路的低延迟译码器结构。以实时计算元素系数的方式代替了查找表,缩减了电路的面积。采用65 nm工艺完成了译码器的超大规模集成电路设计,译码器具有随机9位的纠错能力,电路面积为436333μm 2,在200 MHz工作频率下译码延迟仅为2.795μs,译码器的数据吞吐率可以达到191 MB/s。在保持译码性能的同时,达到了低译码延迟、低功耗的设计需求。

基于PLC的RS编解码器设计与实现

RS(Reed-Solomon)编码广泛运用于通信和存储系统中,为保证电力线通信中的数据稳定可靠,文章研究了RS(255,239)的算法原理,给出了每一步骤的关键公式,并对编解码进行了功能仿真。仿真结果表明编码器设计正确,解码器最大纠错能力为8。

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一。该文深入研究了RS编解码的原理,对相关算法进行优化,并在FPGA上实现了(31,27)编解码器。由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求。

65nm工艺下面积功耗优化的BCH电路设计

在65 nm工艺下实现了最大纠正84 bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置。该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400 MHz。两种工作频率的合理组合降低译码运算的延迟,提高固态硬盘读写数据的性能,同时提供了分时复用的可能。通过复用伴随式计算、关键方程系数求解(iBM算法)和钱搜索过程中的有限域乘法运算单元优化芯片面积。通过调整钱搜索的起始位置,实现编码和伴随式计算的求余电路复用,实现面积和功耗的优化,最终芯片面积节省了27%,功耗降低了26%。

Reed-Solomon编解码原理与FPGA实现

介绍了RS编码及解码原理和相关算法,然后采用改进的Berlekamp-Massey迭代算法、钱搜索算法以及Forney算法,在FPGA上实现了Reed-Solomon纠错译码算法。

DVB-S2中BCH译码器的硬件设计

DVB-S2是新一代数字卫星广播标准,标准采用了新的调制与编码技术,在一定的复杂程度下取得最大的信道容量与较好的系统可扩展性。其中编码方式采用了由BCH与LDPC级联的前向纠错系统,使系统性能接近香农限,但长二进制BCH码,也极大地增加了译码器硬件实现难度。针对标准中BCH码的特殊性,通过对长BCH码优化方法的研究与讨论,提出实现该译码器简单有效的FPGA硬件结构,在满足速度要求的前提下尽量减小面积。

一种基于FPGA的RS编译码器设计与实现

RS码是线性分组码中具有很强纠错能力的多进制BCH码,其在纠正随机错误和突发错误方面非常有效,因此被广泛应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路,包含RS编码器、Horner准则的伴随式计算、BM算法、Chien搜索等模块,以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真,结果与Matlab得到的理论结果一致。该方法适用于任意长度的RS编码,有着重要的应用价值。