RS(255,239)解码器并行钱氏搜索电路的面积优化(英文)

提出了一个全局优化算法(GOA)对RS(255,239)解码器中的并行钱氏搜索电路进行面积优化.通过查找钱氏搜索电路中GF (Galois field)常数乘法器的公共模2加运算并进行预运算,GOA能够有效地减少电路中异或门的数量,从而减少电路面积.与原有局部优化方法不同,GOA是一个全局优化算法.当每次迭代中同时有多个最大匹配对时,GOA通过选取与其他匹配对关系最小的一对作为最优匹配而不是随机地选择一对,使得当前结果对最终的优化结果影响最小.进一步将基于组的GOA用于GF乘法器组的优化,结果显示相对于直接实现方法,可使并行钱氏搜索电路的面积减少51%,而对GF乘法器的单独优化也能使电路面积减少26%.该优化方法可广泛地用于含有大量模2加运算的并行结构中.

一种动态可重构Reed-Solomon译码器的设计

针对RS译码器结构复杂,资源消耗大的问题,提出了一种基于动态可重构技术的RS译码器;该译码器将伴随多项式计算和钱氏搜索算法在同一个可重构模块RSCM中通过动态改变电路结构,以时分复用的方式实现;给出了基于状态机的译码控制器,实现各功能模块的调用;采用VHDL语言实现,在Quartus Ⅱ 7.2环境下进行仿真;结果表明,该译码器能有效降低硬件资源占用率,最高时钟频率达到124MHz。

RS编译码电路的可重构性研究

针对当前RS码编译码器通用性差的特点,以可重构的思想,提出了一种根据输入配置信息改变电路结构,满足多种RS码编码标准的编译码结构。介绍了基于线性反馈位移寄存器的编码原理及可重构改进方法。通过乘法和加法的迭代运算实现了伴随多项式的并行运算。采用改进欧几里德算法求解关键方程,运用钱氏搜索算法实现了错误位置的查找,并提出以上两种算法的可重构计算结构。通过分析可以看出:该方案增加了少量的资源开销,满足了多标准的RS码编译需要,具有较好的通用性。

一种高效RS编解码器的FPGA实现

提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路。整个FPGA设计分为RS编码器、Horner准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率。选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统。

一种减少RS截短码译码延时的优化设计

为达到缩短RS截短码译码延时的目的,对译码算法中钱搜索部分进行优化设计,采取对RS码中被截去部分不进行验根计算,而把截去部分的累乘结果存入ROM表中,在后续计算中直接查ROM表使用存储结果,这种节省搜索时间的方法,在整体上缩短了译码延时。

一种基于ME算法的RS译码器VLSI高速实现方法

针对ME算法VLSI结构进行了分析,提出ME算法的流水线及最小化VLSI结构,以满足数据处理速率不断提高的需求。并利用该算法实现结构设计了一种低资源占用率、低成本的高速RS译码器。逻辑综合及仿真结果表明,基于A ltera公司Cyc loneII系列FPGA的RS(255,239)译码器,工作时钟达210 MHz,可满足数据速率1.68 Gb.s-1的编译码要求。

基于FPGA的RS纠错码信息隐藏研究与实现

为了提供信息隐藏技术的解决方案,简要介绍了建立在伽罗华域上的RS纠错码算法。笔者以RS(255,223)为例,提出了一种实现复杂度低、效率高的RS编译码器实现电路,在Spartan6 FPGA芯片上实现了RS码的编码与译码,且算法参数可配置,能够实现多种码型的RS纠错码。通过分析讨论伴随式计算模块、BM迭代算法、Chien搜索算法及其实现电路,详细阐述了RS码的编码原理、译码原理及实现。经过仿真测试可知,RS码的译码结果能够纠正之前加入的误码,且与Matlab仿真软件仿真结果相比数据一致,证明译码正确。RS纠错码算法提高了有效信息传输的可靠性,提供了信息隐藏的高效算法,可广泛应用于无线通信等领域。

基于Peterson算法的BCH码软件解码的实现

以Peterson算法为基础,针对通信控制编码中常用的(15,7)BCH码阐述了一种代数解码算法,并给出了相应的软件解码方法,该解码方法已成功地在单缆传输电视监控系统中得以实现,大大提高了实时数据通信的有效性和可靠性.

纠错编码算法在工程中的运用

本文针对单片机在数据通信中,由于噪声的干扰而造成在接收端无法正确接收这一问题进行研究,发现采用一种特定的纠错编码算法可以大大提高数据通信的实时性、可靠性。

一种求解GF（2^m）上2，3次多项式根的快速查表算法

对BCH码和RS码解码时,常用Chien搜索法或直接查表法求取GF(2m)上错误位置多项式σ(x)的根.随着m增大,搜索次数或查找表容量以2的m次幂迅速增长,使求根过程的时间或空间开销大大增加.当m较大而σ(x)的次数较低时(如2或3),采用这些方法尤其不理想.为此研究了GF(2m)上2次错误位置多项式x2+ax+b和3次错误位置多项式x3+ax2+bx+c根的快速查表算法,该算法简化了前述多项式的原始求根表,理论分析表明它比直接查表法明显节省存储容量;比Chien搜索法明显加快求根速度.

基于BCH纠错算法的编解码器设计与实现

随着NAND Flash存储单元的快速发展,存储密度增加使得器件的出错概率增加,为此提出了一种优化的BCH编解码器结构,编码和解码过程每个时钟周期可以并行处理16位数据,其中译码电路中的伴随式模块、错误位置多项式模块与钱氏(Chien)搜索模块采取三级流水线结构,纠错和检错阶段可以同时进行,有效地提高数据的处理速度和纠错速度。在完成电路的RTL设计后利用VCS工具完成了电路的仿真验证,结果表明在传输8 192 bit数据生成672校检因子情况下实现了48位纠错,工作频率最高支持200 MHz。

Peterson算法在场消隐期传输中的应用

场消隐期作为应用电视有限资源的一部分,其开发潜力正逐渐为人们所重视。本文提出了一种新型的综合数据传输业务的单缆传输电视监控系统,将控制信号搭载在视频信号通道上运行,并以Peterson算法和Chien氏搜索法为基础,将无线通信中常用的(15,7)BCH控制编码应用于底层的单片机级的信号传输中,同时给出了相应的软件解码方法,在优化控制信号的传输线路和解决时延问题的同时,大大提高了实时数据通信的有效性和可靠性,从而达到了利用电视信号逆程资源的目的。

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。

串行迭代结构在RS解码器设计中的应用

RS码解码算法中存在着大量的多项式间的运算。本文通过对这些运算进行相应的变换,将其转换成迭代的形式,并提出一种串行迭代结构来完成对变换后的表达式的实现。经FPGA验证表明,应用串行迭代结构实现的RS解码器减少了所需硬件资源,并获得了很好的纠错性能。

基于FPGA的RS(255,239)编译码器

RS(Reed-Solomon)编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。

BCH译码器并行钱式搜索电路的优化及实现

为了提高数据处理效率,BCH编译码电路都采用并行结构,但是并行结构大幅度增大电路的面积消耗及逻辑延迟。对并行钱氏搜索中占主要资源的单变量乘法器进行优化。仿真综合结构表明,BCH码(16 459,16 384,5)在此简化乘法器的基础上,其并行结构电路在面积资源的优化率可达81.9%,关键路径延迟的优化率可达66.4%。

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一。该文深入研究了RS编解码的原理,对相关算法进行优化,并在FPGA上实现了(31,27)编解码器。由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求。

高性能超低延迟BCH译码器电路结构设计

针对BCH译码算法纠错性能的局限性和译码算法中查找表规模较大的问题,以及处理器对可靠性和低译码延迟的设计需求,本文设计了BCH码和循环冗余校验码的级联纠错编码方案的数据结构。采用避免求逆的Berlekamp-Massey译码算法,结合有限域元素运算方法,优化了错误位置搜索过程,给出了面向超大规模集成电路的低延迟译码器结构。以实时计算元素系数的方式代替了查找表,缩减了电路的面积。采用65 nm工艺完成了译码器的超大规模集成电路设计,译码器具有随机9位的纠错能力,电路面积为436333μm 2,在200 MHz工作频率下译码延迟仅为2.795μs,译码器的数据吞吐率可以达到191 MB/s。在保持译码性能的同时,达到了低译码延迟、低功耗的设计需求。

基于PLC的RS编解码器设计与实现

RS(Reed-Solomon)编码广泛运用于通信和存储系统中,为保证电力线通信中的数据稳定可靠,文章研究了RS(255,239)的算法原理,给出了每一步骤的关键公式,并对编解码进行了功能仿真。仿真结果表明编码器设计正确,解码器最大纠错能力为8。

65nm工艺下面积功耗优化的BCH电路设计

在65 nm工艺下实现了最大纠正84 bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置。该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400 MHz。两种工作频率的合理组合降低译码运算的延迟,提高固态硬盘读写数据的性能,同时提供了分时复用的可能。通过复用伴随式计算、关键方程系数求解(iBM算法)和钱搜索过程中的有限域乘法运算单元优化芯片面积。通过调整钱搜索的起始位置,实现编码和伴随式计算的求余电路复用,实现面积和功耗的优化,最终芯片面积节省了27%,功耗降低了26%。