双面散热SiC功率模块温度均匀性和开关特性评估

碳化硅MOSFET因其材料特性被广泛应用于新能源汽车的高压、高频和高功率密度场合。在考虑双面水冷散热过程,往往忽略芯片布局间距对于散热以及芯片温度均匀性的影响,未考虑芯片温度均匀性对于多芯片并联电流均匀性的影响。针对上述问题,设计一种双面水冷的封装结构,分析不同芯片布局间距对芯片温度均匀性的影响,分析不同结温及不同芯片布局对寄生参数及开关特性的影响,并针对不同芯片布局间距和不同液冷工况,采用大量仿真及响应面对比分析,验证了所提方法的有效性,为SiC功率模块封装对芯片温度均匀性及开关特性的影响提供技术方法指导和定量分析。

高增益高驱动能力的基准电压缓冲芯片的设计

为了解决当前CMOS基准电压缓冲器在驱动大电容负载电路时所面临的可靠性问题和性能瓶颈,提出一种高增益高驱动能力的基准电压缓冲芯片。该芯片采用CMOS缓冲放大器,结构包括折叠式共源共栅输入级、轨至轨Class AB输出级和推挽输出缓冲级。设计中加入了修调电路、Clamp电路及ESD防护电路。芯片面积为2390μm×1660μm。在SMIC 0.18μm CMOS工艺下进行了前仿真、版图绘制及Calibre后仿真。前仿结果显示:当负载电容为10μF时,电路实现了126 dB的高开环增益和97°的相位裕度,同时PSRR超过131 dB,噪声为448 nV/Hz@100 Hz及1 nV/Hz@100 Hz。后仿结果与前仿结果基本一致。总体结果表明,该电路具有高增益、高电源抑制比及低噪声等特点,同时拥有很高的输出驱动能力。因此,所提出的基准电压缓冲芯片可以用于驱动如像素阵列等具有大电容负载的电路。

基于TSV的3D IC层次化物理实现技术

随着集成电路特征尺寸逼近物理极限,硅通孔(TSV)实现层间互连的三维集成电路(3D IC)成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟,难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此,本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先,用热应力模型将三维硅通孔投影成二维阻挡层,从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现;其次,针对超大尺寸基板芯片的时序收敛困难问题,提出了一种标准单元布局方法,通过在版图中划定若干固定放置区用于限定关键时序单元的摆放,并迭代确定这些关键单元在固定放置区中的位置,实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计,结果表明,相比传统的设计流程,提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求,验证了所提出的3D IC物理设计流程的可行性.

美国芯片政策的战略布局:动因、措施与启示

美国自拜登政府上台以来便着手谋划芯片政策,构想通过政府资金补贴回流芯片制造业来提升美国技术竞争力,以维护其在国际社会中的主导优势。对此,为深入洞察美国的芯片发展战略意图,并借鉴美国发展芯片产业的优秀经验,对美国《芯片和科学法案》《振兴美国半导体生态系统》等芯片政策进行深入剖析,以厘清美国谋划芯片政策的多重动因和布局措施。研究显示,美国实施芯片政策的深层次动因在于其芯片产业优势流失和全球日趋激烈的芯片技术竞赛。美国芯片政策的主要措施包括:设立芯片基金,以资金补贴和税收优惠政策撬动私人资本和地方资金,以及吸引国际资本在美投资建厂、促进回流芯片制造业;新设CHIPS实施指导委员会、工业咨询委员会、CHIPS项目办公室以及CHIPS研发办公室等行政部门,协调推动落实芯片政策;及在芯片设计、制造和包装等关键技术节点中新建技术研发中心等。基于研究发现,为应对美国芯片政策对华的负面影响,提出中国可借鉴美国芯片政策的有益经验,从政府调控作用、芯片资金使用、人才培养引进、攻坚核心技术和国际合作等方面采取对策措施,保障中国芯片产业的可持续发展。

双重图形拆分技术应用及国产化研究

本文结合某一线半导体企业双重图形拆分EDA技术国产化项目实例加以阐述。双重图形拆分技术(DPT,Double Patterning Technique),是一种通过电子设计自动化(EDA,Electronic Design Automation)软件,实现将一层芯片版图合理拆分为两层版图的技术。拆分后的芯片版图层,将通过两次光刻工艺曝光(Litho-Etch-Litho-Etch)来实现芯片在晶圆上的制造。该技术广泛应用于14 nm及更先进的半导体技术节点的芯片关键层生产。用于先进半导体制造领域的DPT,不仅需要突破光刻机单次曝光极限,也需提供更为合理的拆分解决方案,以期对后续光学临近修正、光刻工艺更为友好,最终提高芯片制造良率。

低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化

针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法,使用了分时工作法,从而实现了低功耗。该设计的系统时钟为16.384 MHz,采用0.18μm CMOS工艺,功耗约为6.5 mW,并与DAB信道解码结合,通过了FPGA开发板上的实时验证,且完成了芯片的版图设计,芯片面积为14 mm2。

硅基液晶显示器研究进展

硅基液晶 (LiquidCrystalonSilicon)显示器是一种反射式液晶显示器 ,其周边驱动器和有源像素矩阵使用CMOS技术制作在单晶硅上 ,并以该晶片为基底封装液晶盒 ,因而拥有小尺寸和高显示分辨率的双重特性。详细讨论了LCoS显示器的结构和用途 ,展示了LCoS显示芯片的实际设计结果及其设计方法。

芯片物理设计中一种新的结构式布局方法

在一些高性能芯片物理设计中,交叉结构所产生的路径会使相关的器件集聚在一起,从而导致布线拥塞和时序问题,使布局布线工具难以获得满意的结果.为此,文中提出了一种新型的结构式布局方法,即根据交叉结构的特点进行缓冲器树状结构的插入;并通过一个采用格罗方德14nm工艺、主时钟频率达1. 5GHz、130多万门级的子模块进行验证.结果显示:交叉结构模块的时序违例负总量(TNS)从-29. 0 ns降低到-1. 7 ns,最差时序违例量(WNS)从-53 ps减少到-38 ps,总设计规则检查错误数目从7094减少到352;交叉结构模块的总绕线长度从772076μm下降到442 066μm;其他模块的WNS和TNS分别提升了18. 37%和76. 50%.

基于LMBP神经网络的MCM布局电磁场预测模型

通信微波多芯片组件(MCM)内不合理的芯片布局将会导致电磁干扰加剧。对具有不同布局的MCM多层布线基板的电磁场进行了仿真分析,并以仿真分析结果作为样本数据,建立了基于LMBP神经网络的MCM布局电磁场预测模型,然后用该模型对两种单面芯片布局下的MCM的坡印廷矢量数值进行了预测。结果显示,MCM电磁场的仿真与模型预测差值分别为0.332e–7W/m2和0.263e–7W/m2,证明了该预测模型的可用性。

一种基于CMOS工艺的电平转换芯片

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种电平转换芯片。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1mm×1mm,并参与MPW(多项目晶圆)计划流片。流片测试结果表明,芯片满足设计目标。

Data-Path布图系统的数据管理

Data-Path布图系统需要有效的数据管理作为支撑。该数据管理工作主要包括数据格式转换、数据结构设计和数据接口设计等方面。针对一个实际的Data-Path布图系统,设计了Verilog文件到DEF文件的转换算法,进行了相关数据接口的实现,指出了数据管理的特点与实现方法。

LCoS显示芯片设计与应用

LCoS显示芯片是一种反射式液晶显示器,其周边驱动器和有源象素矩阵使用CMOS技术制作在单晶硅衬底上,并以该晶片为基底封装液晶盒,因而拥有了小尺寸和高显示分辨率的双重特性。本文详细讨论了LCoS显示芯片的结构和用途,展示了LCoS显示芯片的设计方法及其实际设计结果。

汽车电压调节器集成电路芯片版图设计

介绍了基于4μm双极型对通隔离工艺的汽车电压调节器功率集成电路芯片的版图设计。版图设计的主要出发点是高精度、大调整电流和高可靠性三方面。版图中各模块采用了热对称设计和等温线设计,关键元件的匹配采用了中心对称设计,大功率调整管采用了宽发射极窄接触条和圣诞树型结构相结合的方案。芯片测试结果表明,电压调节器的调节精度为14.2±0.15V,最大调节电流为5A,较好地实现了预定电路功能。芯片成品率达80%。

面向指令Cache周期预取的代码排布方法

在含Cache的处理器中,代码排布和指令预取是减少取指延迟的常用技术.代码排布侧重研究代码执行的空间相对位置,指令预取则关注于代码执行的时间相对关系.片上Trace技术非入侵地获得程序的执行路径及时间信息,将代码执行的时空关系联系起来,因此为排布技术和预取技术的结合使用提供了基础.基于YHFT-DSP平台,利用程序运行的周期行为特性设置预取,利用VLIW结构处理器的空闲单元执行预取指令,提出以增加预取容限为目标的函数级代码排布方法.实验结果表明,该方法能有效预取并减少指令Cache失效.

一种低寄生电感IGBT半桥模块

针对绝缘栅双极型晶体管(IGBT)半桥模块的寄生电感在实际应用中会引起芯片过电压及较大的关断损耗、电磁干扰等问题,设计了一种采用新型芯片布局方式的模块结构。设计中考虑了半桥模块在电力电子电路中的工作方式与模块内部各元件的工作状态,分析了通路寄生电感的作用机理,将工作在同一换流回路中的各元件放置在一起,减小了模块内部换流通路的长度,从而减小了其带来的寄生电感值。为保证功率模块封装的兼容性,制作了具有相同封装尺寸的传统商用型IGBT半桥模块与采用了新型芯片布局方式的IGBT半桥模块,搭建了电感测试电路对制作完成的两种模块进行公平地测试比较。实验结果表明,在模块和外部电路接口不变的情况下,新型模块的寄生电感比传统型减少了35%。

可重构阵列自主容错方法

设计了一种具有故障自诊断和自修复能力的可重构阵列单元结构.在功能细胞单元内部实现分布式的故障自诊断,在测试到故障后,可以自主地将距故障单元最近的空闲单元进行替换,接着自动取消受故障影响的线网,并在新的布线端点间对这些线网重新布线.以4位并行乘法器为例,实验结果证明了可重构单元阵列的故障自修复能力,并验证其重构时间较短且可靠性较高.

CMOS工艺多功能数字芯片的输出缓冲电路设计

为了提高数字集成电路芯片的驱动能力,采用优化比例因子的等比缓冲器链方法,通过Hspice软件仿真和版图设计测试,提出了一种基于CSMC 2P2M 0.6μm CMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计,整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,并参与MPW(多项目晶圆)计划流片,流片测试结果表明,在输出负载很大时,本设计能提供足够的驱动电流,同时延迟时间短、并占用版图面积小。

IC设计教学课件的开发

以一个成功实现了的、光纤通信用 CMOS限幅放大器为范例 ,介绍 IC设计和制造的整个流程 ,包括系统定义、电路模拟、版图设计。

用于FPGA的多层次集成设计系统的设计与实现

针对当前现场可编程门阵列(field programmable gate array,FPGA)领域,电子设计自动化(electronic design automation,EDA)工具集成度不够高、不具备用户自主设计FPGA芯片的功能等问题,设计并实现一套完整的FPGA多层次集成设计系统(versatile design system,VDS).该系统包括高度集成的设计开发环境和FPGA芯片级到系统级的设计与验证工具,为设计、应用和验证自主研发的FPGA芯片提供了一个有效平台.VDS的显著特点在于提供了全自动芯片生成功能,使用户能根据自身需要灵活控制芯片的规模和功能,快速开发一系列的适应不同应用的FPGA.借助VDS成功设计出两款FPGA芯片,通过对FPGA进行电路设计以及对芯片和应用进行仿真与验证,证明了VDS的有效可行.

数字微流控生物芯片调度算法

数字微流控生物芯片技术是在芯片上集成生化过程中的反应、检测等功能,使芯片能自动完成实验分析的技术。实现了求解数字微流控生物芯片的液滴布局和调度问题的最优解算法。算法将芯片上液滴的移动、混合和检测等操作形式化为逻辑表达式,将表达式输入SMT求解器进行求解,得到液滴的布局和移动的最优解。