面向分组密码的可重构异构多核并行处理架构

现有的可重构分组密码实现结构中,专用指令处理器吞吐率不高,阵列结构资源利用率低、算法映射过程复杂.为此,设计了分组密码可重构异构多核并行处理架构RAMCA(Reconfigurable Asymmetrical Multi-Core Architecture),分析了典型SP(AES-128)、Feistel(SMS4)、L-M(IDEA)及MISTY(KASUMI)结构算法在RAMCA上的映射过程.在65nm CMOS工艺下完成了逻辑综合和功能仿真.实验表明,RAMCA工作频率可达到1GHz,面积约为1.13mm2,消除工艺影响后,对各分组密码算法的运算速度均高于现有专用指令处理器以及Celator、RCPA和BCORE等阵列结构密码处理系统.

基于流体系架构的分组密码处理器设计

为提升密码处理器性能,构建了密码处理器性能模型.基于该模型,提出多级资源共享、绑定前/后异或操作、最大化算法并行度等处理器性能提升技术,并根据性能提升技术确定了功能单元的种类和数量.然而功能单元不仅数量较多,而且在操作位宽和操作延迟方面均有较大差异,如何有效组织这些功能单元成为了一个关键问题.利用流体系结构可以高效集成大量功能单元的特点,设计并实现了基于流体系结构的可重构分组密码处理器原型,并通过把功能单元划分为基本处理单元,bank间共享单元和簇间共享单元3个层次来解决功能单元处理位宽和操作延迟的差异.在65nm CMOS工艺下对处理器原型进行综合,并在该结构上映射了典型的分组密码算法.实验结果证明:该处理器以较小的面积获得了较高的性能,对典型分组密码算法的处理速度,不仅超越了国际上的密码专用指令处理器,而且高于国内可重构阵列结构密码处理器.

基于流体系结构的高效能分组密码处理器研究

针对现有密码处理器存在的问题,借鉴流处理器架构,提出了高效能的可重构分组密码流处理器架构.该架构采用层次化设计思想,通过分块式本地寄存器组的数据组织方式和共享拼接使用运算单元机制,实现了软件流水和硬件流水的协同工作,能够挖掘分组内和分组间的指令级并行性并提高功能单元的利用率.在65nm CMOS工艺下对架构进行了综合仿真,并经过了大量算法映射.实验结果证明,该架构在CBC和ECB加密模式下均具有良好的加密性能.与其他密码处理器相比,该架构具有小面积、高效能的特点.

密码指令集扩展研究

详细分析了常见密码算法的基本操作以及密码指令集扩展的研究现状,针对当前密码系统需要支持多种密码算法的特点指出未来密码指令集扩展的发展方向:指令设计需朝通用性上发展且通用密码处理器是处理器密码指令集扩展的最终目的。

面向密码流体系结构的超长指令字可重构研究

可重构密码流体系结构是一种面向密码运算的新型体系结构,但存在着超长指令字(VLIW)代码稀疏和Kernel体积过大的问题。该文以可重构密码流处理架构S-RCCPA为研究平台,通过大量密码算法在S-RCCPA架构上的适配分析,提出了VLIW可重构技术,并设计了Kernel级指令集、VLIW可重构算法及指令可重构单元。实验证明,该技术能够有效提高VLIW的指令密度,同时降低了VLIW的指令宽度,使得整个Kernel体积减小了约33.3%,并将微码存储器的容量由96 k B降为64 k B,有效降低芯片整体面积和系统功耗。

ECC处理器时间随机化抗DPA攻击设计

为了提高ECC密码处理器的抗差分能量攻击能力,提出了基于软中断的时间随机化抗差分能量攻击方法。首先分析了时间随机化抗DPA攻击的原理;然后结合ECC处理器的运算特征,设计了基于软中断的时间随机化电路;最后搭建了功耗仿真平台。对设计进行仿真分析,结果表明,本设计能够满足抵抗DPA攻击,同时时间随机化部分的功耗特性在能量迹上不易被区分剔除,达到了处理器抗DPA攻击的设计要求。

面向序列密码的比特级抽取指令研究与设计

针对通用处理器中比特级操作效率低下的问题,提出了一种面向序列密码算法的比特级抽取指令,并构造了与之相应的硬件单元。将该单元在CMOS 0.13μm工艺下完成综合,同时通过NIOSⅡ扩展指令的方式把设计的专用指令加入到处理器中进行了性能评估。结果表明:该指令的加入并不影响处理器的处理器频率,与未经扩展指令的嵌入式RSIC处理器相比,完成相同的抽取操作指令条数从250条减少为1条,有效地提升了序列密码算法的处理性能。

可重构密码处理器设计思想探讨

本文探讨了可重构密码处理器的设计思想和体系结构设计方法,并证明了用这种处理器进行密码运算的灵活性和安全性。

基于多核密码处理器的AES算法并行映射技术

为解决多核处理器实现算法应用中出现的算法映射和数据划分调度问题,提出一种面向多核密码处理器的密码算法映射方案。通过对AES算法和密码处理器指令特点分析,提出一种高效的单核映射方案,保证单核单运算任务的高效处理。通过对多核结构和任务处理特点进行分析建模,建立一种符合任务级并行特点的数据划分调度模型,设计无阻塞数据并行调度方案,充分发挥多核平台的并行运算优势。实验结果表明,多核加速比接近理论值,平均单核吞吐率达到理论值的99.7%。

通用密码处理器在FPGA中的实现

考虑密码应用中存在密码算法基本操作的多样性、使用的复杂性和安全需求等因素,讨论了一种通用密码处理器的设计方案,并在FPGA上实现了该设计的原型。原型的主要设计思想是在一个精简的64位处理器中挂上所需要的密码算法功能部件再增加相应的指令。该原型支持39条指令,除DES、AES和正规基乘法MMU外其它指令都在一个时钟周期完成。支持DES、3DES和AES算法的任意工作模式,同时支持RSA、特征P和特征2上最优正规基的ECC。

基于指令级冗余的密码流处理器并发错误检测方法

自然故障与恶意故障将降低密码流处理器的可靠性与安全性。针对此情况,提出基于指令级冗余的低开销并发错误检测方法。分析密码流处理器上不同算法实现时的功能单元利用率,验证指令级冗余方法实现的可行性与高效性。提出脆弱性感知的指令复制算法,在满足性能约束条件下优先复制脆弱性高的指令。实验证明,该方法引入的硬件开销仅为1. 5%,且在相同性能开销时,对随机故障与恶意故障的检测能力优于其他指令级冗余方法。全指令复制后典型SP(AES-128)、Feistel(SMS4)、L-M(IDEA)结构算法实现性能开销分别为25.6%、17. 9%、15. 7%,对比于具有相似故障检测能力的其他指令级冗余方法,其性能开销最低。

基于共享存储器的密码多核处理器核间通信机制研究与设计

为有效解决多核密码处理器中核间通信对密码处理性能制约的问题,研究了分组、序列、杂凑密码算法多核处理过程中核间通信的特点.依托分簇式的密码多核处理器,提出了基于共享存储器的硬件结构,能够有效支持256bit以内的任意数据位宽的核间通信传输.提出了基于自选锁邮箱的同步器硬件结构,具备加1、置数、乒乓同步等功能.结合此共享存储器与同步器结构,提出了基于共享存储器的密码多核处理器核间通信机制.基于65nm CMOS工艺库,对共享存储器与同步器进行了实现,实验结果表明,提出的核间通信机制具有硬件开销小、同步效率高的特点,2个时钟周期能够完成4个处理器核对于4组256bit数据的核间通信与同步操作,相比其他核间通信方式,具有明显的优势.

面向任务级的多核密码处理器数据分配机制

为解决在多核密码处理器算法映射中单密码算法高速实现、多密码算法并行实现和复杂信息安全协议实现带来的数据分配问题,对多核密码处理器密码算法的映射方式进行研究,对多核密码处理器进行任务级划分,构建信息安全系统的使用需求、多核密码处理器密码算法的映射方式和多核密码处理器的数据分配方式三者之间的桥梁,提出一种面向任务级的多核密码处理器的数据分配机制。对比实验结果表明,面向任务级的数据分配机制具有更高的性能和灵活性。

专用指令分组密码微处理器体系结构研究

本文以分组密码算法为研究对象,结合微处理器体系结构的特点,研究能够高效灵活实现多种分组密码算法的处理器体系结构。论文通过分析现有分组密码算法结构特点,从实现方式的灵活性和高性能角度出发,提出了一种基于专用指令集的分组密码微处理器的设计思路,并给出了分组密码微处理器的运算单元设计方案及整体系统架构。

SHA-2算法在多核密码处理器上的实现研究

为了找出一种适合多核密码处理器的SHA-2算法高速实现方式,提高SHA-2算法在多核密码处理器上的执行速度。首先研究SHA-256、SHA-512算法在密码处理器上的实现方式,并研究多核密码处理器的结构特点与数据传输方式,分析SHA-2算法在多核上的高速实现原理。然后对SHA-2算法进行任务划分,提出SHA-2在多核密码处理器上的调度与映射算法并使用软件实现调度算法。在ASIC上的仿真验证结果表明,经优化后的SHA-2算法在多核上并行执行吞吐率有了较大提升,满足性能上的需求。

多核密码处理器的数据分配控制器研究与设计

为了解决在提供复杂多样的高速信息安全服务时日益凸显的数据分配问题,对多核密码处理的数据分配特征进行了分析,设计了多核密码处理器数据分配控制器,实现了多核密码处理器的快速灵活分配.特别针对数据分配控制器任务解析及数据传输的问题,设计了任务引导单元和快速传输通道.在CMOS 65nm工艺下综合,数据分配控制器的最高时钟频率可达到638M Hz.实验结果证明,本文设计的数据分配控制器具有更高的数据分配效率和灵活性.

面向多任务密码处理的多核核间通信单元设计与研究

为了解决面向多任务密码处理的多核核间通信机制的优化实现问题,设计一种混合通信机制。在分析多核处理架构及核间通信特点的基础上,融合了簇内共享存储通信和簇间No C通信机制,同时引入了DMA通信机制,提出构建混合通信机制,进一步提升通信效率。其次,给出核间通信同步机制的优化实现,解决了同步和存储一致性冲突问题。最后,基于Design Complier对设计方案进行了实验评估。实验结果表明,相比其他方案,该方案具有较小的资源代价和较高的性能指标,获得了满意的通信吞吐率。

多核密码处理器数据缓存机制研究

对多核密码处理器的数据缓存特点进行了研究,提出了一种基于双RAM与硬件队列的多核密码处理器数据缓存机制,并设计了相应的多核数据分配控制器.最后与现有的数据缓存方式在多核密码处理器中的应用性能进行了对比,结果证明提出的多核数据缓存机制具有更高的吞吐率与核心利用率,从而提高了多核密码处理性能.

可重构密码流体系结构模拟器设计与实现

面向可重构密码流处理器RCSP,设计并实现基于SystemC语言的全系统模拟器RCSPSim,提出模拟器的硬件资源建模方法、指令集及译码方案和性能统计方案,实现对RCSP处理器的高效精确模拟。RCSPSim能够准确实现密码算法,进行详细的吞吐率评测,为实际处理器开发和优化提供重要的评估和借鉴作用。在单簇(核)前提下,与其它结构的专用密码处理器相比较,RCSPSim在实现典型密码算法时具有较高的吞吐率,验证了可重构密码流体系结构的性能优势。

高速网络安全协处理器中PCI-X接口设计

介绍高速网络安全协处理器中PCI-X接口模块的设计方法,利用IPSec和SSL/TLS2种协议优化系统,并配置各种算法引擎。协处理器采用具有更高性能的PCI-X总线接口及SoC芯片,能够同时满足PCI-X总线协议和协处理器内部的特殊传输要求。实验结果表明,该设计方法是可行的。