基于OCP的轻量级多主从跨时钟域片上总线设计

开放芯核协议(Open Core Protocol,OCP)总线可被应用于将IP核功能与接口解耦,实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题,改进设计了轻量化的同步接口,在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷,将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线(AMBA High-performance Bus,AHB),实现了多主从多时钟域传输。仿真和验证表明,设计的改进跨时钟域OCP-AHB总线可以正确传输数据,可用于其他工作的快速部署。

应用于片上系统中低功耗IP核设计的自适应门控时钟技术

门控时钟技术一直以来是降低芯片动态功耗的有效方法.文章结合片上系统(SoC)的结构特性和设计特点,分析已有的各种门控时钟技术的优缺点,指出这些缺点是SoC设计中的严重障碍,随后抽象出IP核工作模型,提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术.这种技术在不影响性能的前提下,可以根据IP核的应用状况自动开关时钟,不但可以降低动态功耗,还可以结合门控电源技术降低漏电功耗.对一款真实SoC中浮点IP核的改造实验表明,在不降低性能的前提下,可以平均降低62.2%的动态功耗,同时理论上平均降低70.9%的漏电功耗.

高速1553BIP核的设计与实现

随着MIL-STD-1553B总线在航空、航天等军事领域的综合电子信息系统中的广泛应用,系统应用对1553B协议处理器的高传输率、高可靠性以及小型化提出了更高的需求,采用传统专用芯片的方案已经不能很好地满足应用需求。从上述需求出发,文中全面描述了高速1553BIP的功能结构以及各功能模块的设计与实现。目前,1553BIP已经过MPW投片验证,样片的性能测试和系统应用验证结果表明,1553BIP完全符合MIL-STD-1553B协议,支持10 Mbps高速数据通信。

用于DiffServ的核心无状态的虚拟时钟调度算法

提出了一种同时满足对资源进行分配要求和具有良好的可扩展性要求的包调度算法。通过一个基于虚拟时钟的 FIFO 队列来达到公平队列中多个队列的效果,即在不同的流间实现资源的公平分配;同时,由于在核心路由器维持的是一个 FIFO 队列,因此无需进行每流状态的管理和对收到的数据包执行按流分类的工作,这样较之公平队列算法大大地降低了在核心路由器的系统开销,从而满足可扩展性的要求。

高速ADC采样数据接收缓存系统研究

针对高速模拟数字转换器(ADC)输出的并行采样数据,基于现场可编程门阵列(FPGA),设计了接收缓存系统。分析了时钟数据同步方式对印制电路板(PCB)走线长度的限制,给出解决方案,实现对采样数据的接收、延时调整、降速等。通过循环存储的方式,在块RAM(BRAM)上实现了信号触发前记录的功能,共记录128000个采样点,触发前记录10000个点。Modelsim软件仿真表明:该系统可以接收600 MHz以上、双数据率(DDR)数据。在线测试结果表明:所设计的系统可以准确接收ADC输出的24对并行低压差差分信号(LVDS)、500 MHz的数据。该采样数据接收缓存系统已经获得广泛使用。

低功耗可配置的USB3.0设备控制器IP核设计

为实现USB 3.0设备的单芯片应用,提出一种可配置的USB 3.0设备控制器架构和面向SoC集成的IP核设计方法。通过宏定义和寄存器IP配置,使得USB 3.0设备控制器支持系统总线、物理层接口、端点属性、缓冲以及低功耗策略可配,提高IP重用性。采用门控时钟技术对非工作状态逻辑进行时钟屏蔽以降低动态功耗,利用门控电源技术断开USB控制器电源,从而最大限度地降低挂起模式下的静态功耗。实验结果表明,使用门控时钟、门控电源技术后,USB 3.0设备控制器在U0状态下的动态功耗减少50%、在休眠模式下的总功耗比U3状态减少95.5%。

基于UG和Moldflow的Handle型闹钟上盖模具设计

介绍了Handle型闹钟上盖的模具设计过程。根据塑件结构的具体特点及工艺要求,模具采用一模二腔,潜伏式浇口,成型零件采用整体嵌入式的成型方案。模流分析结果表明确定的浇口位置和冷却方式可有效避免充不满、熔接痕以及收缩引起的尺寸不稳定等缺陷。针对塑件侧面筋条上带有侧孔、内侧凸台上带有阶梯孔,设计了斜滑块侧向分型与内孔斜推机构。采用数字化快速建模,并结合NC加工仿真,降低了模具设计制造成本,提高了一次试模成功率。

用单片机实现电子时钟

时钟电路是保证计算机系统正常工作的基础,概述了用单片机实现电子时钟的硬件框图及软件实现方法。

面向SDR应用的多核DSP低功耗设计

多核DSP已成为软件无线电技术(SDR)的重要组成部分,主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求,使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号的处理特点,设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件。多核DSP通过执行特殊指令调用时钟控制单元,适时开启和关闭DSP核,从而降低多核DSP的功耗。针对目标多核DSP的实验表明,采用该设计方法能有效地降低多核DSP的平均功耗。

基于itop4412核心板的SCARA控制系统设计

针对自行研制的SCARA(selective compliance assembly robot arm)工业机器人设计一套专用控制系统。该控制系统以itop4412核心板为核心,以ARM芯片内部时钟中断为基础,利用Notepad++软件来编写模块驱动程序,并在Windows系统和Ubuntu系统下进行Linux内核的裁剪和编译工作。用户空间通过调用底层驱动以S形速度曲线实现对动机的启动、制动、调速等操作。实际测试表明,该控制系统性能稳定,控制精度高、实用性强。

基于CMP多核集群的混合并行编程技术研究

高性能科学计算(High Performance Science Computing,简称HPC)是验证某些理论和测试计算机系统处理能力的一种有效的实验手段。鉴于目前CMP(Chip Multi-processor)多核集群已变得越来越普及,尝试对由MPI和OpenMP两种不同并行编程技术构成的混合编程模式做一些实验性的研究。通过对程序执行时间和加速比的实验数据分析,可以看出在多核和多节点集群上采用细粒度的混合并行编程方法较单一使用MPI并行编程方法更加合理和高效,也更能体现出系统硬软件的特性与优势。

应用分割取胜策略设计的嵌入式微处理器内核OM80C51

文章讨论了分割取胜策略的优点和应用中的一些具体问题，并给出了设计实例，即微处理器内核OM80C51的设计。OM80C51是一个与80C51兼容但在性能上有一定改进的嵌入式微处理器内核。

一种片上系统(SOC)时钟同步设计方法

SoC设计很大程度上依赖于IP核的可重用性。由于各IP核中时钟延时的不同,要将IP核集成到一个同步SoC中时钟分布变得很难。本文介绍了一种SoC时钟同步设计方法,这种方法将可调节延时的时钟电路插入在时钟分布网络中,以取得时钟边沿的匹配和同步。使用可调节电路进行时序调整,减少了设计迭代时间,节约了设计成本。

门控时钟单元IP核设计

门控时钟是VLSI设计中降低功耗的一种主要技术,将门控时钟设计为一个独立的IP,可以降低设计的复杂性。在对门控时钟的基本工作原理和结构分析的基础上,本文给出了将门控时钟单元电路设计为一个独立IP核的设计流程,并生成了系统物理设计和验证阶段所需要的库文件。设计结果已成功地应用于高性能、低功耗嵌入式CPU的设计。

通用高精度时钟同步单元的设计方案

根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明,基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内。

一种高速同步时钟分配系统的设计

介绍了一种基于AD9958的双通道高速同步时钟分配系统的设计,重点讨论了系统中影响时钟质量的各种固素,包括设计中与信号质量关系密切的滤波器设计,以及高速信号完整设计中的端接和阻抗控制等。

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案:利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障测试;针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试;采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。

一种高性能低功耗微控制器的设计(英文)

阐述了一种高性能低功耗MCU的设计。该MCU和标准8051具有相同的指令系统和功能,通过体系结 构上采用哈佛结构、1时钟机器周期和指令预取,提高MCU的工作效率;利用门控时钟,降低MCU的功耗。在 CPU内部模块上,设计了独立于ALU的乘除法模块、并行执行结构ALU、多时钟体系状态机,以提高MCU的速 度,从而达到优于标准8051的性能。采用所设计的MCU IP核,成功地在Altera的APEX20K上通过FPGA仿真, 该器件可方便地运用于片上系统(SOC)。

高脂饲粮对小鼠摄食节律与肝脏核心时钟蛋白表达的影响

本试验旨在以小鼠为模型探究摄食节律在高脂饲粮(HFD)诱导的代谢综合征(MS)中的作用。将健康的雄性小鼠分为4组,每组5只,连续3个月分别给予含4%脂肪的普通饲粮(Con组)和含10%(10%HFD组)、45%(45%HFD组)、60%(60%HFD组)脂肪的HFD,每周记录小鼠体重,收集血清、肝脏等标本检测生物标志物。为了进一步探究HFD对摄食节律的作用,将另一批小鼠分为Con组与45%HFD组,第1周2组小鼠均饲喂普通饲粮,第2周和第3周Con组继续饲喂普通饲粮,HFD组则饲喂含45%脂肪的HFD,每周记录3 d夜昼摄食量,3周后脱颈处死,取肝脏组织分析核心时钟蛋白CLOCK和BMAL1的表达变化。结果显示:与其他各组比较,45%HFD组小鼠体重增加最快;与Con组相比,45%HFD组小鼠肝脏甘油三酯(TG)、总胆固醇(TC)含量显著升高(P<0.05),并出现显著糖耐量损害,病理切片可见肝脏脂肪变性。与Con组比较,10%HFD组、45%HFD组和60%HFD组肝脏CLOCK的蛋白表达量明显减弱,然而核心时钟基因Clock、Bmal1的mRNA表达量在各组之间无显著差异(P>0.05)。与Con组比较,45%HFD组小鼠日间摄食量增多,而夜间摄食量减少,摄食行为节律被抑制,且肝脏CLOCK的蛋白表达量显著下调(P<0.05),而肝脏BMAL1的蛋白表达量则无显著变化(P>0.05)。综上可知,当HFD脂肪含量为45%时,其诱导小鼠MS的作用最强;HFD抑制小鼠摄食节律,而摄食节律改变可能与肝脏CLOCK表达下调密切相关。

用于脉冲辐射场诊断的大动态范围数据采集系统研制

针对脉冲辐射场诊断的特殊需求,研制了动态范围为100dB的高速数据采集系统,可实现脉冲辐射场输出信号波形前端数字化的功能。设计的模拟信号调理模块配合使用衰减电路和过压保护电路,可同时保证对大信号和小信号的准确测量,避免了示波器信道量程搭接的问题;采用LMX2594芯片产生了2路、1GHz的高品质同源时钟信号,2路时钟信号之间的延时可调;设计的固件程序可实现高速并行采样数据的接收、循环存储和顺序读出等功能。系统的电压幅值标定和时间标定结果表明,系统电压幅值线性良好,触发晃动小于1ns;现场测试表明,系统可以有效获取脉冲辐射场输出的动态范围为100dB的模拟电信号。