基于增强型延时感知CSE算法的AES S盒电路优化设计

针对高级加密标准(AES) S-盒优化,提出了一种增强型延时感知公共项消除(CSE)算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17. 58%和19. 74%.

基于多因子CSE算法的AESS-盒电路优化设计

针对高级加密标准(AES)S-盒优化,提出了一种新的多因子公共项消除(CSE)优化算法.多因子CSE算法通过对组合逻辑表达式中所含因子最多的公共项优先消除,以简化逻辑表达式,从而有效地减少S-盒电路结构中的GF(2^4)域乘法逆电路和映射矩阵电路的面积和时延.结果表明,多因子CSE算法具有计算速度快,优化效率高的特点.优化后的S-盒组合逻辑电路采用0.18μm CMOS工艺,设计出的S-盒面积-延时积比目前最小面积和最短延时的S-盒组合逻辑电路分别减少了10.32%和19.64%.

FIR滤波器的CSE优化算法设计及其FPGA实现

为了减少有限长单位冲激响应滤波器对FPGA资源的消耗,在水平共同子表达式消去算法和垂直共同子表达式消去算法的基础上,提出了一种优化CSE算法来设计滤波器,使滤波器运算单元得到更多的资源复用。应用DSP Bu ilder建立模型,以图形化界面实现一个32阶的低通有限长单位冲激响应滤波器,并用Modelsim和QuartusⅡ进行仿真。仿真结果表明:运用优化CSE算法设计的有限长单位冲激响应滤波器比用传统CSE算法设计的滤波器使用更少的逻辑单元,且优化设计的有限长单位冲激响应滤波器较直接乘法实现方式及分布式实现方式节省较多的硬件资源。最后,在A ltera公司DE2开发板上实现所设计的滤波器,硬件实现表明所设计的滤波器滤波效果和仿真结果一致。

用于FIR滤波器设计的共同子表达式消除新方法

提出基于等权重准则的共同子表达式消除(CSE)方法减少有限冲击响应(FIR)滤波器的硅面积与功耗开销。该方法通过在等权重的系数位中选择子表达式,然后消除不等权重的共同子表达式,减少加法器数量的同时确保了加法器的平均位宽较小。另外,该方法基于折叠直接型结构,相对于采用转置型结构的传统方法减少约50%的寄存器开销。针对如何寻找最优的共同子表达式,介绍了一种低复杂度的矩阵搜索过程。实验结果表明,该方法相较于已有的H-CSE方法平均减少46%的电路面积以及69%的功耗;相较于V-CSE方法平均减少45%的电路面积以及68%的功耗。

列数据库的SQL查询语句编译与优化

基于多核CPU和GPU异构平台的列数据库可用于海量数据和复杂查询,但其优化主要集中在底层,并且后端的执行序列只能通过手工硬编码生成,不能适应多样的SQL查询语句。针对该问题,设计并实现一个将SQL查询语句自动转化成执行序列的编译器,研究多个复杂表达式中的公共子表达式消除和原语依赖图合并方法。与手工编码的比较结果表明,该编译器能够提高算术表达式的计算速度,缩短执行SQL查询语句的时间。

一种低复杂度的稀疏FIR陷波滤波器的设计方法

FIR陷波滤波器具有线性相位、精度高、稳定性好等诸多优势,然而当陷波性能要求较高时,通常需要较高的阶数,导致FIR陷波滤波器硬件实现复杂度大大提高。该文基于稀疏FIR滤波器设计算法和共同子式消除的思想,提出一种低复杂度的FIR陷波滤波器设计方法。该方法首先采用稀疏滤波器设计算法得到满足频域性能设计要求的FIR陷波原始滤波器系数,然后对其进行CSD编码,并分析CSD编码量化系数集中所有的2项子式和孤子的灵敏度,最后根据灵敏度的大小依次选择合理的2项子式或孤子直接合成滤波器系数集。仿真结果表明,新算法设计实现的FIR陷波滤波器比已有的低复杂度设计方法最多可减少51%的加法器,有效地降低了硬件实现复杂度,大大节省了硬件资源。

一种低消耗高效能的AES加密算法芯片设计

在一些便携式电子设备中,希望使用小面积、低功耗的加密芯片。首先介绍AES加密算法,结合该算法的变换特点,为了降低AES硬件实现的面积和功耗,引入CSE(Common Subex-pression Elimination)算法对其关键模块进行优化;设计了仅仅使用4个sbox和一列mixcolumn的系统结构,结构中又将加密和解密进行了有机的结合。结果表明,该设计方案有效地减小了其硬件实现时的开销。