基于DDS+PLL的频率合成方法研究

针对传统的PLL在小数分频时引起的边界杂散问题,采用DDS作为PLL的参考时钟,通过动态调整DDS的输出频率及PLL的整数分频比,使PLL在整数分频模式下仍具有小步进的合成频率精度。经过理论分析和实测实验验证了方案的可行性,实测实验表明,采用DDS+PLL方案合成频率可以有效解决整数边界杂散,并实现了最大9.31 Hz的频率步进精度。

基于FPGA的超宽带低频信号发生器设计

针对电磁兼容性试验中超宽带、高精度、多功能激励源的需求,采用了一种基于“FPGA+PLL+DDS”的频率合成技术,实现了一定频率范围、调制方式灵活可控的信号发生器。设计的信号发生器中,FPGA负责解析并执行上位机下发的指令,同时计算相关DDS控制字并通过并行SPI更新DDS芯片配置,最终输出满足需求的调制信号。测试结果表明设计的信号发生器功能、指标均达到了电磁兼容性试验要求,现已应用于某电磁兼容性试验测试设备中。

基于DDS技术的FM信号发生器的设计及其FPGA实现

以 FPGA 为主要硬件,采用直接数字频率合成技术结合嵌入式锁相环,开发出了一种具有数字调制功能的 FM 信号发生器,并在自行研制的 ALTERA Cyclone 实验板上得到实现.经调试,该信号发生器的频率分辨率为0.596 HZ,最高输出载波频率达到10 MHz,同时具有输出相位连续,抗干扰能力强等优点.

DDS频率合成器杂散的PLL抑制

DDS频率合成器由于其固有的数字特征,使得输出信号中存在大量的杂散,杂散的抑制一般通过输出端的低通或带通滤波器来进行,但效果较差。PLL具有良好的窄带和跟踪特性,文中提出了基于PLL的窄带滤波器杂散抑制方法。利用ALTERA公司Dspbuilder工具箱实现的DDS进行仿真,通过输出信噪比的比较,验证了该法的正确性。

C频段频率合成器设计

DDS与PLL的组合方式通常有两种,PLL内插DDS和DDS激励PLL的组合方式。本文充分利用了这两种方式的优点,实现了一种能完全覆盖C频段的宽带低相位噪声频率合成源设计。首先在理论分析的基础上给出了设计方案,然后对其可行性进行了论证,最后用实验结果证明了该方案的正确性。

基于DDS+PLL技术频率合成器的设计与实现

本文介绍了DDS+PLL方式实现频率合成的基本原理和技术优势。根据GSM-1900系统对频率源的要求,提出了一种基于DDS+PLL结构频率合成器的硬件电路设计方案。借助于EDA仿真软件ADS、ADISimPLL完成了频率合成器中关键模块参数的确定,并对系统性能进行了仿真分析,最后运用AD9851、ADF4113等芯片完成了频率合成器的硬件实现,测量结果表明该频率合成器达到了设计指标,系统性能良好。

一种基于DDS的S波段频率源设计

基于正交调制上变频原理 ,采用AD8346正交调制芯片和DDS芯片AD985 4 。

900 MHz DDS/PLL在矿井无线通信系统中的应用

矿井无线通信的一个发展方向是以甚高频为主的矿井无线通信。在甚高频系统中 ,射频的的频率合成器部分采用DDS/PLL技术。DDS/PLL可实现频率范围宽、频率转换速度快、频率分辨力高。

基于DDS+PLL频率合成器的设计与实现

本文介绍了一种针对某跳频通信系统频率合成器的设计方案。在ADS软件环境下进行设计及仿真,并对结果进行了系统分析。设计方案经测试,该频率合成器可以输出200～270MHz范围内的高精度频率信号,频率步进为25kHz,跳频时间小于200μs,技术指标均达到预期要求。能够满足VHF和UHF波段跳频系统的需求,具有较高的使用价值。

一种基于DDS和PLL技术本振源的设计与实现

现代频率合成技术正朝着高性能、小型化的方向发展,应用最为广泛的是直接数字式频率合成器(DDS)和锁相式频率合成器(PLL)。介绍直接数字频率合成器和锁相环频率合成器的基本原理,简述用直接数字频率合成器(AD9954)和锁相环频率合成器(ADF4112)所设计的本振源的实现方案,重点阐述了系统的硬件实现,包括系统原理、主要电路单元设计等,并且对系统的相位噪声和杂散性能做了简要分析,最后给出了系统测试结果。

一种宽带信号产生的DDS PLL Hybrid新型结构及实现

DDS+PLL Hybrid结构兼顾DDS和PLL的优势,但也兼具DDS和PLL的缺点:宽带信号性能较差;零相位误差跟踪的实现难度大;环路稳定性差;较长的捕获时间;调频斜率受限等。提出了在传统的DDS+PLL Hybrid结构中增加频率扫描电路的方法,能够有效降低环路设计难度,提高了捕获速度。扫频电路使大带宽、短脉冲的调频信号的产生成为可能。同时提出了预失真相位补偿的方法,极大地提升了信号的脉压性能。设计了实验电路,对所提出的电路结构和相位补偿方法进行了验证。试验结果表明,在环路带宽为1MHz和2MHz时,环路的捕获时间分别减小为2.175μs和1.032μs;相位误差小于4°;信号的脉压性能接近理想,主瓣宽度与理想值相同,PLSR优于-38dB,ISLR优于-9.5dB。

基于DDS与PLL混合的频率合成改进方法研究

电子系统对频率源的精度、频率分辨率、转换时间和频谱纯度等指标提出了越来越高的要求.锁相频率合成技术具有体积小、电路简洁、杂散抑制度高,具有窄带跟踪滤波能力的特点,得到了广泛应用,但其存在频率步进与转换时间的相互制约的缺点.而DDS具有极高的分辨率,极快的频率转换速度,输出频率上限不高.两种常用的方法有各自的优势和不足,因此可以采用DDS+PLL技术方案,既能保持锁相环路的优点,又弥补了锁相环路的不足.本文正是基于这一思想提出了混合频率合成方法的改进方案.

基于DDS+PLL的X波段频率合成器设计

本文提出了DDS激励PLL的X波段频率合成器的设计方案,给出了主要的硬件选择及具体电路设计,并且对该频率合成器的相位噪声以及捕获时间进行了深入分析。最后对样机性能进行了测试,结果表明该X波段频率合成器带宽为800MHz、输出相位噪声优于-85dBc/Hz@10kHz、频率分辨率达0.1MHz,可应用于X波段雷达信号源中。

宽带频率合成器设计及应用

设计并实现了一种能够覆盖C波段的宽带低相噪频率合成器。它基于改进的DDS+PLL组合频率合成方法。在较低频段利用DDS激励PLL方式来完成细步长,虽然有环路带宽内杂散恶化的问题,但由于倍频数N值很小,大大地避开了其缺点。然后通过PLL内插DDS方式,将频段搬移到高端,不但降低了PLL环路内带通滤波器的设计难度,同时可进一步抑制带外杂散。测试结果满足设计指标,证明了方案的正确性。另外,该频率合成器被成功地用于构造S波段多模式信号源,介绍了其原理和实验结果。

宽带锁相扫频源设计

根据给出的扫频源设计指标,对PLL+DDS常用组合方式DDS激励PLL和PLL内插DDS进行了分析比较,确定了一种将两种组合方式的优点充分结合起来新的组合设计方案,并对这种方案进行了可行性分析。分析表明,这种组合方式有效地减小了倍频次数N,实现了宽带低相位噪声,同时利用DDS的超高频率分辨率、高频率精确度、容易实现程控等优点与锁相环良好的窄带跟踪滤波特性相结合,实现了细步长、可程控的宽带扫频功能。实验结果证明了方案的正确性。

用DDS技术设计HDTV选台电路

首先阐述了直接数字式频率合成(DDS)技术的基本原理,重点介绍了DDS单片集成电路AD9852的特点与功能,并利用它设计实现了一个HDTV选台电路。

毫米波低相噪捷变频高分辨率雷达频率源设计

设计了一种由直接数字频率合成(DDS)、倍频链构成的三次变频直接频率合成方案,实现了低相噪捷变频高分辨率毫米波雷达频率合成器设计。利用直接频率合成器的倍频输出取代传统三次变频毫米波频率源的锁相环(PLL),同时提供线性调频(LFM)信号,优化DDS和变频方案的频率配置关系。利用FPGA电路进行高速控制,较好地解决了毫米波频率合成器各技术指标之间的矛盾。实测结果表明,采用该方案的毫米波频率合成器在本振跳频带宽为160 MHz时,线性调频频率分辨率可达0.931 Hz,最大频率转换时间小于2μs,最大杂散低于-60 dBc,相位噪声优于-90 dBc/Hz。

DDS系统在SAW传感器中的应用

基于声表面波的传感器具有很高的灵敏度、良好的线性,有望在气体传感器中得到广泛的应用。通常情况下,测量电路是由放大器与SAW器件构成SAW振荡器。在SAW器件的表面上的扰动,如气体分子在传感器表面的沉积等因素的影响,使SAW振荡器的振荡频率发生了变化。可通过测量频率的变化而求出所要的物理量。讨论了用频率直接数字合成器(DDS)构成的SAW测量电路。

DDS的杂散分析及频率扩展研究

介绍了在直接数字频率合成器 (DDS)成功开发的基础上扩展其频率上限的一些方法 ,同时对其杂散进行了分析。DDS芯片采用 AD985 2 ,控制电路采用 TMS32 0 C31,该数字频率合成器通过编程可方便地完成调幅、调频和调相功能 。

基于DDS技术的杂散分析及抑制方法

直接数字频率合成(DDS)技术推动了频率合成领域的高速发展,但固有的杂散特性极大的限制了其应用发展。在分析DDS工作原理及杂散噪声来源的基础上,介绍了几种杂散抑制的方法,其中重点讨论了PLL+DDS技术,详细阐述了其原理和具体实现方法,经过实际应用,完全满足电路高捷变速度、高稳定性,超宽带的要求,具有广阔的应用前景。