基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。

DDR2在肺癌中的研究进展

肺癌由于恶性程度高、易侵袭转移、治疗效果差、预后差,仍是全球致死率最高的癌症之一,至今还没有非常有效的诊断和治疗方法,阐明肺癌的潜在发病机制对于开发新的有效诊断及预后生物标志物和疗法至关重要。盘状蛋白结构域受体(DDRs),包括DDR1和DDR2,是跨膜受体酪氨酸激酶超家族的特殊类型。DDR2的异常表达和突变已在多种癌症中报道,参与多种肿瘤生物学行为,因此DDR2是近年来的研究热点之一。本综述总结了目前对DDR2的研究进展,强调了DDR2在肺癌发生和进展中的关键作用以及靶向DDR2在肺癌中的潜在治疗价值。

Rambus通过第四代DDR5 RCD提升数据中心服务器性能

近日Rambus宣布推出先进的第四代DDR5寄存时钟驱动器(RCD),并于2023年第四季度开始向主要DDR5内存模块(RDIMM)制造商提供样品。Rambus第四代RCD将数据传输速率提高到7200 MT/s,设立了新的性能标杆,相比目前的4800 MT/s DDR5模块解决方案,其内存带宽提高了50%。

一种共享DDR参考电阻的方法分析

阐述一种分时复用的方法,只通过少量(甚至是单一)ZQ PIN,即可完成所有DRAM及主控的ZQ校准需求。该方法能够有效减少DDR存储单元引脚的数量,满足最初的设计目标,对于高速、稳定DDR存储单元的研究有积极的作用。

一种基于DDR链路的自适应DFE算法实现

随着个人计算机、工作站、服务器的主芯片频率不断提高,芯片对于内存的速度要求也不断增加。以个人计算机为例,目前,最新的内存协议为DDR5标准。与上一代DDR4标准相比,DDR5支持的速率更快、电压更低,在信号完整性(SI)方面会遇到更严苛的挑战。因此,DDR5标准借鉴高速串行链路中的均衡技术,以改善信号完整性问题。不过内存IO与高速串行IO存在许多不同,对应的均衡方法也需要修改。在进行内存电路的版图设计时,必须对其数据、地址信号进行信号完整性仿真,因此,针对DDR5,其信号完整性仿真也需要在DDR4的基础上加入均衡的设置。主要讨论了DDR5在信号完整性方面将遇到的挑战。分析判决反馈均衡器(DFE)的原理与算法实现,将DFE均衡功能合入DDR眼图仿真工具来验证其作用。对比商业仿真软件中均衡算法的结果非常接近,证明实现的均衡算法是准确可信的。

面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

一种用于信息处理微系统DDR互连故障的自测试算法

为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测试(System Level Test,SLT)模式相结合,提出面向DDR类存储器的测试算法和实现技术途径。并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件实现微系统内DDR互连故障的自测试,完成了典型算法的仿真模拟和实物测试验证。相较于使用ATE测试机台的存储器测试或通过用户层测试软件的测试方案,本文所采用的FPGA嵌入特定自测试算法方案可以实现典型DDR互连故障的高效覆盖,测试效率和测试成本均得到明显改善。

基于FPGA的DDR4高速存储模块设计

设计了一种有更高传输速率和更大带宽的存储模块来满足更高的数据存储需求。该设计采用Xilinx公司的UltraScale系列高性能芯片作为FPGA主控制模块,后续基于原有模块设计并外挂了4片容量为1 GB的DDR4内存芯片,结合片上DDR4控制模块实现对内存的读/写控制,通过FPGA内部集成的DDR4 SDRAM IP核进行例化核设计。通过实验验证,DDR4在300 MHz系统时钟频率下能够进行正确的读/写操作,无数据丢失,保证了高速率、大带宽数据的正常传输,证明该机制具有良好的可靠性及适用性。

基于UltraScale架构FPGA的DDR3用户接口优化系统

为满足高速传输系统领域对于实时、高速数据采集与缓存的需求,结合Xilinx提供的基于UltraScale架构的XCKU060,在了解FPGA与DDR3相应节点的定义与特性的基础上,对其引脚进行合理分配连接,使其能够成功在IP核上运行使用。为了方便用户在软件方面的使用,在此基础上对其控制器接口引入读写FIFO和读写逻辑控制模块,优化了接口封装,并在VIVADO软件对读写过程进行测试。该方法可满足高速、大容量、实时数据的读写要求,充分发挥了DDR3存储的灵活性。

DDR5仿真精度研究及在内存升级中的应用

使用Cadence公司的SystemSI对DDR信号通道进行整体仿真,同时,借助一博科技自研的Interposer夹具进行测试,经过多次的仿真测试拟合,所介绍的DDR仿真测试方法可以达到较高的精度。随着对内存带宽的需求不断提升,作为当前主流的DDR4局限性日益明显,通过具体案例说明了DDR5信号完整性提升的具体技术,并通过仿真对比,展示了DDR5在内存升级过程中的优势。

右美托咪定调控DDR1对大鼠脑缺血/再灌注氧化应激的影响

缺血性中风在全球范围内都是一种常见的致残甚至致死疾病[1]。研究发现脑缺血/再灌注很可能会进一步加重缺血性脑损伤,即脑缺血/再灌注损伤。右美托咪定是一种新型α2-肾上腺素能受体激动剂[2]。本研究旨在研究右美托咪定对脑缺血/再灌注损伤大鼠的神经保护作用,为临床治疗脑缺血/再灌注损伤导致的神经功能障碍提供新思路。

一种提高图像旋转显示DDR效率的方法

本文提出了一种Bank Hash的方法,将原来相邻的同一Bank不同页的访问映射成不同Bank的访问,只需等待t_(RRD),时间大致在10 ns以内,远小于t_(RC),可提高访问效率。结果表明,对于一个4K ARGB格式图像,旋转访问效率提升了6倍左右,符合显示帧率要求,同时该方法也不会对非旋转访问造成损失。

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台,平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的TCL脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的TCL脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。

美光DDR5为第四代英特尔至强可扩展处理器带来更强性能

Micron Technology,Inc.(美光科技股份有限公司)近日宣布,公司旗下面向数据中心的DDR5服务器内存产品组合已在第四代英特尔至强可扩展处理器系列产品中完成验证。美光DDR5所提供的内存带宽相比前几代产品实现了翻番,为当今数据中心快速增长的处理器内核提供更强赋能。升级到DDR5将带来更高的带宽,有助于充分释放每台处理器的计算能力,从而缓解其未来几年可能面临的性能瓶颈。美光DDR5与第四代英特尔至强可扩展处理器强强联手,可为各种工作负载赋能。例如,SPECjbb在关键jOPS(每秒Java运行次数)的基准测试中,性能比前代产品提升了近49%。除了更高的内存带宽和更强的性能外,美光DDR5内存还设有片上纠错码(ODECC)和有限故障等功能,可提升整个数据中心的可靠性。ODECC功能可纠正单比特错误并检测多比特错误。

基于FPGA和DDR2的通用信号采集系统研究

在进行通用信号采集时,针对大容量、高频率的常见信号的采样需求持续存在。本文基于FPGA嵌入式系统的研究方法,设计通用信号高速采集系统,通过设计采集电路、编写FPGA程序、使用DDR2内存提高数据存储效率,实现通用信号的高速采集、存储与传输。系统搭建了通用信号高速采集硬件系统平台,设计信号的调理电路以及A/D转换电路,根据通用信号高速采集系统的需求设计了采集数据的缓存机制。本系统实现了2种采样速率下对通用信号的高速采集功能,采集数据具有很好的准确性,满足大容量、高频率的通用信号的采样要求。

DDR系存储器技术标准之比较研究

DDR系存储器在不断地更新换代,其总线带宽越来越高,采用的新技术也是层出不穷,这里主要介绍DDR系存储器技术规范的不同及未来发展趋势。

基于FPGA的DDR存储器突发读取设计技术

针对大规模采集数据读取时间较长的问题,特别是PCI总线接口的微处理器,采用单周期读取方式时,将会严重影响采集数据的实时处理。通过在FPGA中设计PCI接口控制器和DDR控制器,将PCI总线接口协议转换到内部自定义局部总线,采用双端口FIFO作为时序同步控制缓冲器,同步内部局部总线和DDR控制器,从而解决了微处理器对DDR存储器突发读取的时序同步问题,实现了大规模采集数据的快速上传。

让DDR56000MT/s成为过去式 影驰HOF PRO DDR58000MT/s内存测试

在去年,像DDR56000MT/s这样的内存还一度是内存市场上的顶级产品,但随着新型颗粒的问世,市场上销售的中高端内存速率获得了大幅提升,市场上出现了大量DDR57200MT/s、DDR57600MT/s内存,这些规格在以往可是超频玩家需要通过极限超频才能达到的。而现在硬件厂商影驰科技更为我们带来了一款标称速率达到DDR58000MT/s的内存,它就是HOF PRO DDR58000MT/s 32GB内存套装。那么它在性能上比以前的DDR56000MT/s能提升多少,是否能在DDR58000MT/s下稳定工作,是否还有进一步超频的空间呢?

A-Die颗粒与大面积散热片、RGB光效的结合影驰HOF OC Lab幻迹S DDR58000内存解析

其实影驰早在今年3月就推出了标称速率为DDR58000的影驰HOF PRO DDR58000内存,而能推出这类内存的关键就在于它采用了SK海力士A-Die颗粒。尽管在DDR4内存上,三星的B-Die颗粒是表现最优秀、可以冲击最高速率的颗粒。但在DDR5内存性能上,SK海力士则占据了优势。

高端DDR5内存实战体验

如果要问现在市面上哪种内存最受欢迎,显然是那些采用了SK海力士A-Die颗粒的内存,毕竟这种颗粒具有非常好的超频性能。但我们也不能神化它,在任何一类颗粒中,总有体质优差之分,并不是每款采用SK海力士A-Die颗粒的内存都能有同样的表现。很多购买了此类内存的用户也在潜心研究如何将内存超到DDR57600、DDR57800,如何突破DDR58000。而对内存的超频其实也比较复杂,需要设定延迟、处理器、内存的各种电压,并不断进行尝试。因此为了让用户能更轻松地享受到高性能DDR5内存,芝奇科技特别在近期推出了一款标称速率就达DDR57800的芝奇Trident Z5 RGB幻锋戟DDR5780032GB内存套装,那么它能否在DDR57800下稳定运行,性能是否还有提升的空间呢?