基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。

基于龙芯2k1000的DDR3 SDRAM内存读写训练

龙芯2k1000应用系统固件实现了基本的内存训练操作,但不能保证内存读写访问的正确性与可靠性。在原有的内存训练基础上,实现了一种DDR3 SDRAM内存读写训练,可获得最优的内存硬件参数,以及最佳的数据采样点位置,确保正确与可靠地访问内存,并为内存硬件故障诊断提供依据。

基于FPGA的DDR3 SDRAM控制器设计

存储器控制器技术研究对于大幅降低处理器访问存储器带来的时间延迟、缓解“存储墙”问题有着十分重要的意义,常规的依赖MIG IP核设计的存储器控制器难以进行访存延迟的测试。文中选取MT41K128M16JT型号DDR3 SDRAM,基于FPGA设计DDR3 SDRAM控制器的控制模块。首先研究DDR3 SDRAM的工作原理及状态转换图;接着将控制模块划分为初始化模块、刷新模块、状态产生模块、状态控制模块四部分,使用Verilog语言进行RTL级代码实现,找到关键的时序延迟接口;最后在ModelSim中完成DDR3 SDRAM控制器控制模块的仿真。仿真结果表明,初始化、刷新等模块的输出波形满足设计的时序要求,写入的数据与读出的数据一致,可有效实现对DDR3 SDRAM初始化、刷新、写、读功能的控制。DDR3 SDRAM控制器底层代码的编写为访存延迟的测试提供了可能。

DDR3 SDRAM在弹载雷达信号处理中的应用研究

针对静态RAM容量小、价格昂贵,无法满足复杂需求的问题,提出在弹载雷达信号处理中应用DDR3 SDRAM作为数据存储器的方案。文中对DDR3 SDRAM在弹载雷达信号处理数据重排的应用方式进行了分析,设计了基于多BANK并行突发写、连续地址读的方案,解决了DDR3 SDRAM地址不连续读写时效率严重下降的问题,并对多种不同的读写方式开展了逻辑设计、仿真与性能评估等,验证了DDR3 SDRAM在弹载雷达信号处理应用的可行性,该方案读写速率存在较大余量,完全满足弹载雷达信号处理的需求,并能满足后续功能升级的需要,可推广应用。

基于FPGA的DDR3 SDRAM控制器设计及实现

DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。文中介绍了DDR3的特点和操作原理,以及利用MIG软件工具在Virtex-6系列FPGA中实现DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDS3控制器的可行性,其工作稳定、占用资源少、可植性强等。

基于Kintex-7 FPGA的DDR3 SDRAM接口应用研究

针对FPGA中使用DDR3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的DDR3 SDRAM FIFO接口设计方案。在分析DDR3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设计思想,结合DDR3 SDRAM控制器的特点,设计遍历状态机对该FIFO接口进行读/写测试。最后,原型机平台验证了该接口不仅具有标准FIFO简单易用的功能,而且具有存储空间大等优势。

基于Kintex⁃7 FPGA的DDR3 SDRAM高速访存控制器优化与实现

针对高速视频图像在跨时钟域数据交互中存在的帧交错及DDR3 SDRAM带宽利用率较低的问题,提出一种新的DDR3 SDRAM访存控制方法,实现多路视频数据快速、高效访存。以Kintex⁃7 FPGA为控制核心,在VIVADO MIG IP核基础上,实现读写位宽比为10∶1的异步FIFO,并结合RAM构建读写缓存控制模块,提高DDR3 SDRAM带宽利用率。设计不完全乒乓操作,并采用分区缓存确保帧数据完整。对8路分辨率为1920×1080的RGB888视频图像数据进行并行读、写操作。实验结果表明,该系统能有效实现8路高速视频数据的访存,帧完整,系统的有效带宽利用率可达74.69%,图像帧率可达48 Hz。满足了高分辨率实时图像显示要求,克服了帧交错问题,提高了DDR3 SDRAM的有效带宽利用率,具有较强的可移植性,为进一步实现多路视频数据协同处理提供了参考。

基于FPGA和DDR3 SDRAM的高精度脉冲发生器设计与实现

文章介绍了一种基于现场可编程门阵列(field-programmable gate array,FPGA)和第三代双倍速率同步动态随机存储器(third generation of double-data-rate synchronous dynamic random-access memory,DDR3 SDRAM)的1 ns精度脉冲发生器的实现方案。该设计在提高精度和增加指令存储空间的同时,兼顾了2 ns精度脉冲发生器多通道、可编程、可与外部时钟同步等特点。最后,通过金刚石中的氮-空位(nitrogen-vacancy,NV)电子自旋拉比振荡实验验证了1 ns精度脉冲发生器相对于2 ns精度脉冲发生器的优越性。

基于Stratix Ⅲ的DDR3 SDRAM控制器设计

本文介绍了DDR3 SDRAM的基本特点和主要操作时序,给出了一种基于ALTMEMPHY宏功能的DDR3 SDRAM控制器的设计方法。详述了控制器基本结构和设计思想,分析了各模块功能与设计注意事项,并给出了仿真结果。该控制器已经通过功能仿真,并在Altera公司的StratixⅢ器件EP3SL150F1152-C2上完成了实现和验证。

基于FPGA的DDR3 SDRAM控制器设计及实现

文章基于Verilog语言设计并实现了一款基于高云FPGA芯片的DDR3 SDRAM控制器系统。本设计以GW2A55作为核心,参照JESD79-3F工业标准定义的DDR3 SDRAM时序操作、状态转换、接口定义等规范,实现了控制器的设计。设计主要分为控制层和物理传输层两个逻辑层级。通过综合验证本设计数据传输接口的速率可达到800Mhz,高负载运行下错误数据校准率为100%,芯片逻辑资源占用率低于6.5%,因此能够满足用户对高速数据传输以及可靠性和低资源占用的要求,同时具备同家族芯片可移植性强的优势,并给出了系统功能仿真的验证结果。

基于FPGA的DDR3 SDRAM控制器的设计与优化

为解决超高速采集系统中的数据缓存问题,文中基于Xilinx Kintex-7 FPGA MIG_v1.9 IP核进行了DDR3SDRAM控制器的编写,分析并提出了提高带宽利用率的方法。最终将其进行类FIFO接口的封装,屏蔽掉了DDR3 IP核复杂的用户接口,为DDR3数据流缓存的实现提供便利。系统测试表明,该设计满足大容量数据缓存要求,并具有较强的可移植性。

基于FPGA和DDR3 SDRAM的大规模查找表设计与实现

针对高速大容量数据读写的广泛需求,提出一种FPGA控制DDR3 SDRAM实现大规模高速查找表的方法。该方法采用Altera公司Cyclone V系列的FPGA,在QuartusⅡ开发环境下,利用Verilog HDL编程语言,通过状态机来描述对DDR3SDRAM的各种时序操作,设计了用户自定义DDR3 SDRAM控制器。搭建了测试系统进行测试,同时使用SignalTapⅡ逻辑分析仪对控制器的工作流程进行了调试和验证。最终测试结果表明,查表准确且速度达到了40 M次/s。

基于DDR3 SDRAM的高速大容量数据缓存设计

为了满足对高清非压缩视频数据的实时采集要求,解决常用数据缓存因容量小、数据读写速率低等缺点带来的数据丢失问题,提出了一种基于DDR3SDRAM的高速大容量数据缓存的设计方法;该方法采用了不同时域数据处理技术、高速数据存储技术以及总线优先级仲裁技术,实现了数据速率高达400 Mbytes/s的实时数据的高速缓存;实践证明,该数据缓存可应用于高清非压缩视频数据的实时采集系统中。

基于FPGA的DDR3 SDRAM高速图像数据采集方法

为满足高分辨率、高帧频图像处理领域对高速、实时数据采集与缓存的需求,结合Xilinx提供的MIG_v1.9 IP核,利用Verilog HDL语言,设计了DDR3 SDRAM控制器;引入读、写FIFO和读写逻辑控制模块,优化了接口封装;提出了一种基于DDR3 SDRAM存储地址的读写控制方法,并在Kintex-7 FPGA上实现了多种分辨率的高速图像数据的采集与显示;系统测试表明:该方法可满足高速、大容量、实时数据的缓存要求,充分发挥了DDR3存储的灵活性。该方法可为多路视频源的图像存储提供参考。

基于FPGA的DDR3 SDRAM控制器设计与实现方法

DDR3 SDRAM作为新一代存储单元,在容量、速率和兼容性方面有很大提高,广泛应用在图像处理和高速数据采集系统中。本文通过研读DDR3 SDRAM的JEDEC标准,简要介绍DDR3 SDRAM的基本结构和工作原理,结合Xilinx公司提供的MIG软件开发环境,采用高传输速率、高可靠性、低成本、低功耗的Kintex-7系列FPGA实现DDR3 SDRAM控制器的设计~[1],通过Kintex-7开发套件进行联合仿真,性能达到预期设计目标,并在遥感图像压缩中有实际的应用。

DDR3 SDRAM物理层中ADDLL的设计与实现

本文介绍一种可配合DDR3 SDRAM物理层所需基于标准单元的全数字延时锁定环。该ADDLL对DDR3 SDRAM物理层的可集成性和先进工艺的兼容性效果很好,可以减少DDR3 SDRAM物理层的设计时间和设计复杂度,非常适合So C芯片使用。该设计采用40nm CMOS数字工艺实现版图,工作频率范围在667Mbps-1.6Gbps,闭环特性可以跟踪工艺、电压、温度的变化。仿真结果表明该设计产生符合DDR3SDRAM控制器规范所要求的一段固定延时(t SD),来保证DDR3 SDRAM控制器能够正确捕获存储器输出数据信号。

基于UltraScale架构FPGA的DDR3用户接口优化系统

为满足高速传输系统领域对于实时、高速数据采集与缓存的需求,结合Xilinx提供的基于UltraScale架构的XCKU060,在了解FPGA与DDR3相应节点的定义与特性的基础上,对其引脚进行合理分配连接,使其能够成功在IP核上运行使用。为了方便用户在软件方面的使用,在此基础上对其控制器接口引入读写FIFO和读写逻辑控制模块,优化了接口封装,并在VIVADO软件对读写过程进行测试。该方法可满足高速、大容量、实时数据的读写要求,充分发挥了DDR3存储的灵活性。

基于DDR3-SDRAM的图像采集与显示系统

为了改善运动目标拖影现象和满足高分辨率实时图像显示的要求,设计了一种基于DDR3-SDRAM的图像采集系统。系统以FPGA为控制核心,前端采用500万级摄像头OV5640完成图像采集,利用单颗粒DDR3-SDRAM通过分区缓存以及乒乓操作实现数据高效缓存。实验结果表明单颗粒DDR3-SDRAM通过合理分区以及乒乓操作可以有效提高缓存效率,极大程度上改善了缓存速率不足导致的运动目标拖影现象,实现了高分辨率实时图像显示的要求。

基于FPGA的DDR3-SDRAM控制器用户接口设计

为了满足高速图像数据采集系统中对高带宽和大容量的要求,利用Virtex-7系列FPGA外接DDR3-SDRAM的设计方法,提出了一种基于Verilog-HDL语言的DDR3-SDRAM控制器用户接口设计方案。该控制器用户接口已经在Xilinx公司的VC707开发板上通过了功能验证,并成功的被应用到高速图像数据采集系统中。含有该用户接口的控制器具有比一般的控制器接口带宽利用率高、可移植性强和成本低的优点,可以根据设计人员的需要被灵活地应用到不同的工程。

基于DDR3-SDRAM的高速视频传输系统

设计了一种基于多片DDR3-SDRAM多BANK存储技术的传输系统,用于高速视频图像的传输。采用Camera Link总线技术用来接收视频图像数据,采用DDR3-SDRAM用来转存数据,对系统软件进行了搭建,对数据进行编码,并对DDR3-SDRAM多BANK存储进行仿真及分析。结果表明,DDR3-SDRAM多BANK存储技术可以有效地提高DDR3-SDRAM的工作效率,满足高速视频存储的需求。