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CMOS/SOI工艺触发器单元的单粒子实验验证与分析
被引量:
3
1
作者
李海松
蒋轶虎
+2 位作者
杨博
岳红菊
唐威
《北京理工大学学报》
EI
CAS
CSCD
北大核心
2018年第1期63-67,共5页
针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验....
针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.
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关键词
抗辐射集成电路
双移位寄存器链
CMOS/SOI
单粒子效应
单粒子闩锁单
粒子翻转
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职称材料
一种用于低功耗TDC系统基于D触发器链的TDC使能电路
2
作者
陈越
张瑞智
《微电子学》
CAS
CSCD
北大核心
2015年第2期228-232,共5页
时间数字转换器(Time-to-Digital Converter,TDC)是全数字锁相环(All-Digital PhaseLocked Loop,ADPLL)中的一个重要模块,其功耗也是ADPLL系统总功耗的主要部分。针对伪差分反相器链结构的TDC,提出了一种功能不受亚稳态影响的基于D触发...
时间数字转换器(Time-to-Digital Converter,TDC)是全数字锁相环(All-Digital PhaseLocked Loop,ADPLL)中的一个重要模块,其功耗也是ADPLL系统总功耗的主要部分。针对伪差分反相器链结构的TDC,提出了一种功能不受亚稳态影响的基于D触发器链的TDC使能电路,并对TDC的结构进行改进,以降低TDC系统的功耗。采用SMIC 0.18μm CMOS工艺对电路进行设计和仿真,仿真结果表明,TDC系统的功耗可以降低74%以上。
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关键词
全数字锁相环
时间数字转换器
TDC使能电路
D触发器链
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职称材料
基于UWB的128点FFT处理器的可测性设计
被引量:
1
3
作者
叶云清
赖松林
程树英
《福州大学学报(自然科学版)》
CAS
CSCD
北大核心
2010年第4期544-547,共4页
介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounte...
介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounter中实现扫描链的正确识别.
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关键词
处理器
可测性设计
扫描
测试
扫描链
原文传递
题名
CMOS/SOI工艺触发器单元的单粒子实验验证与分析
被引量:
3
1
作者
李海松
蒋轶虎
杨博
岳红菊
唐威
机构
西安微电子技术研究所
出处
《北京理工大学学报》
EI
CAS
CSCD
北大核心
2018年第1期63-67,共5页
文摘
针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.
关键词
抗辐射集成电路
双移位寄存器链
CMOS/SOI
单粒子效应
单粒子闩锁单
粒子翻转
Keywords
radiation-hardened
dff
dual shift-register
chain
CMOS/SOI
single-event effect
single-event latch-up
single-event upset
分类号
TN492 [电子电信—微电子学与固体电子学]
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职称材料
题名
一种用于低功耗TDC系统基于D触发器链的TDC使能电路
2
作者
陈越
张瑞智
机构
西安交通大学微电子学系
出处
《微电子学》
CAS
CSCD
北大核心
2015年第2期228-232,共5页
文摘
时间数字转换器(Time-to-Digital Converter,TDC)是全数字锁相环(All-Digital PhaseLocked Loop,ADPLL)中的一个重要模块,其功耗也是ADPLL系统总功耗的主要部分。针对伪差分反相器链结构的TDC,提出了一种功能不受亚稳态影响的基于D触发器链的TDC使能电路,并对TDC的结构进行改进,以降低TDC系统的功耗。采用SMIC 0.18μm CMOS工艺对电路进行设计和仿真,仿真结果表明,TDC系统的功耗可以降低74%以上。
关键词
全数字锁相环
时间数字转换器
TDC使能电路
D触发器链
Keywords
All-digital phase-locked loop
Time-to-digital converter
TDC enabler
dff chain
分类号
TN911.8 [电子电信—通信与信息系统]
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职称材料
题名
基于UWB的128点FFT处理器的可测性设计
被引量:
1
3
作者
叶云清
赖松林
程树英
机构
福州大学物理与信息工程学院
出处
《福州大学学报(自然科学版)》
CAS
CSCD
北大核心
2010年第4期544-547,共4页
基金
福建省自然科学基金资助项目(2009J01285)
福建省教育厅科研资助项目(JA09008)
福州大学育苗基金资助项目(2008-XY-12826583)
文摘
介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounter中实现扫描链的正确识别.
关键词
处理器
可测性设计
扫描
测试
扫描链
Keywords
processor
dff
scan
scan
chain
分类号
TN492 [电子电信—微电子学与固体电子学]
原文传递
题名
作者
出处
发文年
被引量
操作
1
CMOS/SOI工艺触发器单元的单粒子实验验证与分析
李海松
蒋轶虎
杨博
岳红菊
唐威
《北京理工大学学报》
EI
CAS
CSCD
北大核心
2018
3
下载PDF
职称材料
2
一种用于低功耗TDC系统基于D触发器链的TDC使能电路
陈越
张瑞智
《微电子学》
CAS
CSCD
北大核心
2015
0
下载PDF
职称材料
3
基于UWB的128点FFT处理器的可测性设计
叶云清
赖松林
程树英
《福州大学学报(自然科学版)》
CAS
CSCD
北大核心
2010
1
原文传递
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
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