延迟锁定环(DLL)及其应用

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1

基于FPGA的高频时钟电路设计

本文介绍了运用FPGA和时钟芯片,产生高达1G的高频时钟的电路设计方法.经过调试电路达到了设计要求,证明该设计是合理的。

GPS接收机码/载波跟踪环技术及其抗干扰能力分析

为了提高GPS接收机的抗干扰能力,美国采取了一系列抗干扰技术措施,其中码/载波跟踪环技术是现代数字GPS接收机普遍采用的技术。本文主要通过分析数字GPS接收机的码/载波跟踪环技术,根据经验法则确定的载波跟踪环(PLL)与码跟踪延迟锁相环(DLL)门限,对采用码/载波跟踪环技术的GPS接收机的抗干扰能力进行分析。

卫星导航接收机定点环路跟踪精度研究

针对浮点与普通定点环路控制在运算量和资源占用方面的问题,基于对卫星导航接收机传统信号跟踪方法及精度的研究,提出了一种改进的定点环路控制方法,并分别从鉴相器量化误差、滤波器系数近似以及滤波器运算误差3方面,对其相对于浮点环路控制的跟踪精度损失进行了理论分析和实测验证.实测结果验证了误差分析的正确性.

基于接收机跟踪性能的GPS压制干扰效果分析

随着抗干扰技术的发展,为了更准确地分析P(Y)码与C/A码GPS接收机的压制干扰效果,在分析现有GPS接收机压制干扰效果研究方法和评价指标的基础上,提出了一种基于接收机跟踪性能的可用于同时分析P(Y)码与C/A码GPS接收机压制干扰效果的方法。与传统的压制干扰效果研究方法相比,该方法更接近于实际试验结果。

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.

数字时钟锁相环的设计与实现

数字锁相环电路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。在高密度可编程逻辑器件(FPGA)中,根据实际要求,设计FPGA专用数字锁相环电路,可充分利用器件资源,同时把一些相关的数字电路组合在一起,不仅提高了系统的集成度和可靠性,降低了功耗,降低了成本,而且可以使电路性能得到明显改善。

基于SIMD的实时GPS软件接收机

相对于硬件接收机,GPS软件接收机具有很强的灵活性,适合对GPS的各种算法进行研究。软件接收机要达到实时性能,则必须具有较少的数据计算量或者较高的数据处理效率,本文采用了基于SIMD指令来提高数据处理速度,基带混合和PRN码相关采用SIMD指令加速,可以满足在5.714MHz采样率下12通道实时处理,单点定位的位置和速度精度分别达到米级和分米级。

电离层闪烁对接收机的影响

导航信号经过电子密度不均匀的电离层时,信号的幅度和相位会产生快速随机起伏,即为电离层闪烁。电离层闪烁对接收机信号捕获跟踪以及解调定位都有一定的影响,本文采用理论和仿真的方法分析了电离层闪烁对I,Q支路以及跟踪环路的影响。结果表明:相位闪烁对信号I,Q支路均有影响,幅度闪烁对I支路的影响比较大,在相位闪烁比较强或者幅度闪烁比较强的区域,信号更难跟踪处理。弱闪烁时锁相环(PLL)的跟踪门限约29dBHz,延迟锁定环路(DLL)的跟踪门限约为20.2dBHz,强闪烁时PLL跟踪门限约为32dBHz,DLL的跟踪门限约为22dBHz。相比而言,载波跟踪环路更加脆弱。同时得到,闪烁越强,载波发生周跳的概率越大,载噪比越高,抗闪烁能力越强。

应用于超宽带收发机的多相时钟生成器的设计

设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下工作,为UWB收发机提供2GHz 10相位的基带时钟信号.该电路基于TSMC 65nm CMOS工艺设计实现,有效面积为0.03mm2.根据测试结果,PLL模式工作时输出相位噪声为-85.04dBc/Hz@1 MHz,参考杂散功率为-46.89dBc.供电电压为1V时,电路总功耗约为2.1mW.

直扩信号伪码跟踪的研究

直接扩频通信(DSSS)作为通信领域有效扩展频谱的前沿技术,由于其隐蔽性好,抗干扰性强,速率高等特点,已被广泛应用许多领域。同步系统是扩频通信的关键技术,扩频序列的同步分为扩频序列的搜捕和跟踪两个阶段。本论文研究的重点是在伪码完成粗同步(捕获)之后能保持良好的同步跟踪,从而有效地、可靠地工作。

钱谦益与图书编撰学

本文结合钱谦益的图书编撰实践活动 。

一种改进的用于FPGA的快速数字锁相环电路设计

设计了一种可以用于FPGA的数字锁相环的集成电路结构．传统的快速逼近设计方法因仅采用单层次的设计架构，会面临延迟单元数目与精度的矛盾，从而需要消耗大量的逻辑资源及面积．新设计创新性地采用多层次延迟链的结构，分粗、细、微调3级逐次进行延迟补偿．近似于采用多位数（这里相当于3位八进制）代替单一位数来代表延迟大小，与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积，仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1／10，及面积的1／2．该结构可实现20-200MHz频率范围并且设计精度可达到100ps．