DVB-S2标准的LDPC码改进

现有DVB-S2标准中LDPC码的设计未考虑其长码编解码器的实现复杂性,也未给出其缩短码的设计。本文在现有DVB-S2标准中LDPC码的设计框架下,提出具有无短环和低码重码的缩短码的设计。本文推广DVB-S2的LDPC码,将其变换为缩短的LDPC码。码长大于4 000的小幅度缩短的LDPC码可无4环和低码重码,但码长小于4 000大幅度缩短的LDPC码存在4环和低码重码。本文对大幅度缩短的LDPC码进行两方面的修改:一是修改部分子矩阵的列重,以解决4环问题;二是采用802.16e中的准双对角线子矩阵替代DVB-S2标准中LDPC码使用的双对角线子矩阵。在AWGN信道下仿真结果表明,改进后的LDPC码性能比改进前的误码率性能有较大提高。

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构.该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗.在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍.在现场可编程门阵列(FPGA)XC4 VLX25-10 SF363上实现了两路并行的多码率LDPC编码器.经实验测试表明,编码器工作稳定,处理速率高达328 Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.

DVB-S2载波恢复算法研究

推导了DVB-S2系统的载波恢复算法,给出了相关的环路结构并对其性能进行了仿真.仿真结果表明,反馈结构的载波频率粗同步环路的锁定时间与推导的理论值相一致,为了满足相位线性内插的要求,前馈结构的载波频率精同步环路其估计长度不应小于1000个导频段.对相位线性内插算法的内插区间进行修正后,其误比特率提高了0.1 dB.

基于DVB-S2标准的LDPC码编译码器设计研究

研究了DVB-S2标准LDPC码编译码器的硬件结构,以16 200码长和0.6码率为例设计了基于共享内存和后验概率累加储存的译码器结构,不仅吞吐量大,而且寄存器和内存资源的消耗小。仿真分析了同码长不同码率和同码率不同码长的性能,当码长相等时,码率越低,则误码率、误帧率和平均迭代次数一般均越低。同码率不同码长的码组,虽然校验位和信息位的比例相等,但是码长越大,校验位和信息位的约束更强,性能越好。

基于改进循环谱的DVB-S2信号符号速率估计算法

在循环平稳理论的基础上,对DVB-S2信号的循环谱特征进行了理论分析和推导,针对计算中出现的平滑噪声包络起伏明显影响估计性能的问题进行了分析,提出了改进措施,并利用Chirp-z变换替代FFT变换,达到了降低运算量、提高分辨率的目的。仿真结果表明改进后的方法能够在低信噪比条件下有效估计出DVB-S2信号的符号速率。

DVB-S2系统中LDPC编码的FPGA实现

分析了DVB-S2中LDPC码的特点,给出了一种面向FPGA的LDPC码编码实现方案,并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了该编码器的设计,设计采用多个BlockRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度。综合结果表明:该编码器的吞吐量约为49.95 Mbit/s,在占用资源较少的情况下满足了DVB-S2标准的要求。

LDPC在DVB-S2中的应用

介绍了LDPC码,并基于DVB-S2中LDPC码分析了该类码的构造、编码及解码原理,同时给出DVB-S2中LDPC码的结构及仿真结果。

新型DVB-S2解调芯片研究

介绍了当前科胜讯、意法半导体、卓联等几大公司推出的DVB-S2相关解调芯片,对其特点进行了比较分析,还讨论了我国在这方面的发展情况。

低信噪比下DVB-S2信号的调制类型识别

针对在低信噪比下卫星数字化视频广播第二代标准(DVB-S2)信号的调制类型识别问题,提出一种基于信噪比(SNR)估计的识别算法。通过提取卫星信号分别采用正交相移键控(QPSK)、八进制相位键控(8PSK)、十六进制绝对相位键控(16APSK)、三十二进制绝对相位键控(32APSK)调制时的分形盒维数、幅度特征参数及四次方谱特征参数作为判别信号调制类型的特征参数,并根据上述特征参数与SNR的关系,在不同信噪比下设定不同的判决门限值,提升了算法在低信噪比情况下的识别正确率。文中给出了识别算法的判别流程以及判别门限值的选取方法。通过仿真验证表明,所提算法在信噪比大于4 dB的情况下,调制类型识别正确率可达到96%以上,实现了在低信噪比下对DVB-S2信号的调制类型识别。

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC(Low Density Parity Check Code)码译码器的硬件结构。利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24 004个逻辑单元,6 437个寄存器和448 594 bit的RAM,吞吐率达到289 Mbit/s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。

DVB-S2标准IRA-LDPC译码算法研究与改进

首先对DVB-S2标准LDPC码编码原理、IRA码以及校验矩阵的特征进行了分析,接着对该标准中LDPC码的Tanner图参数进行了总结,然后对不同的译码算法从性能和复杂度方面进行了比较,并且对不同迭代次数时LDPC码的判决信息的分布进行了分析,最后对各种译码算法的性能和复杂度进行了总结。仿真结果表明,SPA译码算法性能最优但是复杂度最大,MinSum算法的复杂度最低但是性能最差,而改进的MinSum算法则在复杂度和性能方面是前面两种算法的折中,对实际工程的应用有较强的借鉴作用。

面向DVB-S2标准LDPC码的高效编码结构

面向DVB-S2标准LDPC码,该文旨在实现一种基于FPGA的高效编码结构,提出一种快速流水线并向递归编码算法,可以显著提高编码数据信息吞吐率。同时,通过并向移位运算和并向异或运算的处理结构计算编码中间变量及校验位信息,在提高编码并行度的同时可有效减少存储资源的消耗。此外,针对动态自适应编码的情况优化了LDPC码编码存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的硬件逻辑资源利用率。针对DVB-S2标准LDPC码,基于Stratix IV系列FPGA的验证结果表明,所提编码结构在系统时钟为126.17 MHz时,编码数据信息吞吐率达20 Gbps以上。

DVB-S2中LDPC码编码器的FPGA设计与实现

介绍了一种用FPGA实现DVB-S2中LDPC码编码器的设计方法。设计采用RAM组和FIFO组配合使用操作的方法,有效地解决了校验矩阵的存储和校验位的生成等难点问题,使得LDPC码的编码得以完成。用Verilog语言实现了DVB-S2的编码器,得到的FPGA综合报告表明,在占用硬件资源不大的条件下,编码器符合DVB-S2标准的要求,能够被标准所运用。

基于DVB-S2标准LDPC码译码器的设计

在分析SMP消息传递算法和MSA消息传递算法特点的基础之上,采用了一种改进的消息传递算法,使校验节点更新与变量节点后验概率更新能同时进行,不但可以提高译码器的吞吐量,而且能有效降低了译码时延。文中通过第二代卫星数字视频广播标准(DVB-S2)标准中LDPC码为例,介绍了FPGA实现过程中各模块的结构和功能,FPGA硬件仿真表明,最高译码速率可以达到60 Mbps。

DVB-S2及其相关技术

论述了卫星数字广播标准DVB-S2制定的必要性及其技术特点。DVB-S2采用高阶调制,信道编码采用LDPC码与BCH码相结合,信道纠错能力可达到Es/N0优于10-7。介绍了香浓极限以及DVB-S2系统的结构组成,并详细介绍了各模块的功能。由于DVB-S2适用于单码流或多码流输入,故它支持多种业务,给卫星数字广播开辟了新的应用领域。为了不使DVB-S接收机作废,DVB-S2采用了向后兼容广播模式。

DVB-S2信号基于波形特征的载波搜索研究

为了便于从未解调载波入手找出频谱分析方法,从系统角度对卫星DVB信号的传送过程进行了Simulink仿真,得到了接收端未解调解码的多载波信号频谱,并使用基于波形特征的方法对载波频率进行提取。

一种基于DVB-S2标准的LDPC缩短码

提出一种基于DVB-S2标准的LDPC缩短码,该码直接采用DVB-S2标准LDPC码的校验矩阵参数和编码算法,所提出的基于DVB-S2标准的LDPC缩短码无4环,具有良好的误码率性能,适用于移动数字电视系统。

DVB-S2标准中APSK星座选择与软解调设计

APSK是DVB-S2标准中新采用的信号星座以充分提高频谱利用率,减小卫星信道非线性失真的影响。APSK不像一般的其他星座那样固定不变,而是针对不同的频谱效率有不同的相对半径。本文将讨论在DVB-S2中如何选择APSK,并介绍一种针对其星座编码特点的软判断解调方案。

DVB-S2中LDPC和积译码的GPU实现

第二代卫星数字广播系统DVB-S2采用接近Shannon限的LDPC码作为内码。在LDPC译码方式中,软判决的和积译码性能最佳,但是由于其采用大量浮点数运算,使得译码器的软硬件实现都较困难。为此,提出一种采用图形处理器(GPU)编程进行译码的实现方式。GPU的并行处理功能使其可以同时满足高精度浮点运算和高速实时解码的要求,为DVB-S2的实际应用提供了新的思路。采用计算机上NVIDIA GeForce 9600显卡编程环境,实现了满足高清视频要求的信息吞吐速率。

DVB-S2标准LDPC码编码算法研究

随着VLSI的高速发展,低密度奇偶校验码(LDPC)作为一种高效且易于实现的差错控制方法被DVB组织接纳为下一代数字视频广播标准(DVB S2)的信道编码方案。研究了用于DVB S2标准LDPC码的非规则重复累加(IRA)编码算法,重点探讨了该码的生成矩阵特点以及编码的一般步骤,用C语言编写了实现该算法的软件,并进行了性能仿真。仿真结果表明该LDPC码在AWGN信道中极低信噪比情况下仍具有较好的纠错性能。