PDP列芯片200MHz工作频率测试方法研究

提出了一种测试PDP列芯片200 MHz工作频率的方法。该方法基于Altera公司中高端的FPGA,利用PLL倍频后的400 MHz内部时钟信号,生成256路PDP列芯片用的200 MHz时钟信号以及2.5 ns的单bit数据信号;通过设计对应的测试接口卡,将FPGA产生的时钟、数据和控制信号提供给PDP列芯片工作;设计目标是通过200 MHz时钟信号的精确移位传输,最终让列芯片的256路高压输出中只有OUT37有频率为568.9 kHz方波信号输出,其他255个输出为恒定高电平;测试结果显示,列芯片的256路高压输出中的确只有OUT37是方波信号,并且频率为567.7 kHz,跟设计值十分接近;该结果表明待测列芯片完全可以工作在200 MHz的时钟频率下,并且数据信号也可以在200 MHz频率下被列芯片正确移位传输。

EPON系统光收发电路设计

光收发技术是EPON系统的关键技术之一。在OLT端,发射驱动采用ADN2841、接收数据恢复采用ADN2809,结合单芯双向组件HWT-4324-14313S的方案。在ONU端,发射驱动采用ADN2841、接收数据恢复采用ADN2809,结合单芯双向组件HWT-3424-14313S的方案。测试结果表明,主要指标符合国际标准IEEE802.3ah。成功地解决了EPON系统光的突发、突收问题,可以广泛应用于光接入网系统中。

交流彩色PDP的驱动集成电路

主要介绍AC彩色PDP驱动技术的发展。为增大面积和提高亮度而采用存储式脉冲驱动，为适应需要高压驱动而设计的介质分离和结分离耐高压工艺，选择两种寻址和扫描集成块。并着重介绍富士通公司开发的全色交流驱动系统──寻址周期分离系统（ADS－Subfield）子场驱动法。

基于薄膜SOI的PDP高压寻址驱动集成电路

基于自主开发的薄膜SOI高低压兼容工艺,研制出一种64位输出的薄膜SOI PDP高压寻址驱动集成电路。测试结果显示,该电路具有80 V驱动电压和20 mA输出电流,电路时钟频率大于40 MHz。

基于FPGA的MDDI数据处理电路实现

介绍了一种基于FPGA的MDDI(mobile display digital interface)数据处理电路设计;基于单片集成AM-OLED驱动控制芯片的设计需求以及并行数据总线在移动显示设备上存在的不足,设计了MDDI数据处理电路;MDDI作为一种高速串行移动显示数字接口标准,具有连线数量少,信号传输可靠性高,低功耗等特点,广泛应用于移动显示终端领域;所设计的MDDI Type2主端数据处理电路采用两级状态机控制内部电路,主状态机用于控制从状态机的状态切换,从状态机则用于实现MDDI数据的生成;通过加入可配置寄存器,实现对数据包生成和接口模式的控制;采用Verilog语言编写RTL级代码实现MDDI Type2数据处理电路软核;使用Xilinx工具综合的结果表明,该数据处理电路能够支持480-RGB×320、26万色的AM-OLED显示屏,数据传输速率可达180 Mbps,其性能指标满足系统设计要求。

PDP列驱动芯片能量恢复效率模型

为了分析PDP列驱动芯片的能量恢复效率,提出了2种分析模型。DPLD(double-channel p-type lateral extended drain MOS)管是列驱动芯片中能量恢复电路的核心元器件。CRC(电容-电阻-电容)等效电路模型适用于漏电流能力较弱的DPLD管;VCCS(压控电流源)模型适用于漏电流能力较强的DPLD管;测试结果显示CRC和VCCS模型都具备较高的精度,模型误差分别是2.26%和4.04%。CRC模型揭示了影响列驱动芯片能量恢复效率的因素有3个,分别是:充电时间、沟道电阻、负载电容。2种模型分析的对比结果表明,沟道电阻对列驱动芯片的能量恢复效率影响很大,使用较小沟道电阻的DPLD管可以显著提高PDP列驱动芯片的能量恢复效率。CRC和VCCS模型可用于精确预测列驱动芯片的能量恢复效率。

用于AM-OLED驱动芯片的MDDI客端数据处理电路设计

移动显示数字接口(MDDI)是一种高速串行数字接口标准,具有连线数量少,信号传输可靠性高,低功耗和电路简单的特点,广泛应用于移动显示终端领域。为满足更高分辨率的显示需求,文章提出了一种单片集成AM-OLED驱动控制芯片的MDDI Type2客端数据处理电路的实现方案。该电路系统采用两级状态机控制,前向链接和反向链接电路分离设计的方法以降低电路设计的复杂度,并支持子屏幕模式。文章完成了MDDI Type2系统架构设计和Verilog编码。使用Xilinx工具综合的结果表明,该数据处理电路能够支持480-RGB×320、26万色的AM-OLED显示屏,输入数据的最高频率可达180 MHz。